工艺节点，沦为数字游戏

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当我最初开始设计500纳米制程的芯片时，命名规则仍然基于实际的物理尺寸。像500纳米、350纳米、180纳米和130纳米这样的数字不仅仅是市场宣传的标签；它们大致对应于实际可制造的最小特征尺寸或栅极长度。在那个年代，工艺名称能够准确地告诉你你所工作的“画布”的物理尺寸。

在此期间，摩尔定律以数学般的精确度运行。每隔18到24个月，芯片特征尺寸大约按1/√2 ≈ 0.7倍的比例缩小。这种可预测的节奏意味着每一代芯片的面积都减半，晶体管密度翻倍，从而使工艺节点数和芯片物理尺寸保持完美同步。

名称与尺寸之间的关联在 20 世纪 90 年代中期，大约在0.25 微米（250 纳米）节点附近开始变得模糊。在 0.35 微米之前，英特尔和其他代工厂几乎保持着节点名称与栅极长度之间的一一对应关系。然而，随着我们进一步向亚微米领域推进，光刻技术的局限性和互连电阻使得尺寸缩放变得更加复杂。

到了2000年代，半间距（具体来说是接触栅极间距和金属间距）成为衡量真正密度缩放的关键指标。这种分歧在2010年代中期达到了临界点。尽管制程节点名称继续向下缩小——22nm、16/14nm、10nm、7nm——但栅极间距和金属间距的物理缩小速度却显著放缓。

从7nm 工艺世代开始，节点名称正式与物理尺寸分道扬镳。

随着平面 MOSFET 达到其物理极限，业界转向FinFET ，并最终发展到GAA（环栅）架构。虽然这些 3D 结构极大地提升了性能和静电控制，但 2D 几何尺寸的缩小成本却高得令人难以承受。多重曝光成本飙升，即使引入EUV（极紫外）光刻技术也无法恢复以往的物理尺寸缩小速度。

代工厂并没有采用纯粹的几何尺寸缩减，而是采用了“等效缩放”方法。这种方法侧重于通过以下方式提升功耗、性能和面积 (PPA) ：

• DTCO（设计-技术协同优化）

• 新材料（高介电常数金属栅极、钴/钌互连）

• 创新架构（背面供电/BSPDN）

要了解差距有多大，请看当今最先进工艺的实际硅测量结果。

如图所示，“3nm”（N3）工艺的实际接触栅极间距约为48nm 。“3nm”标签代表的是性能和密度的代际飞跃，而非3纳米的物理尺寸。

如果这些数字不再“真实”，为什么还要保留它们？原因有二：一是历史延续性，二是市场营销。

过去40多年来，芯片制造行业一直遵循对数增长曲线。通过延续这一序列（10nm → 7nm → 5nm → 3nm → 2nm ），代工厂得以维持摩尔定律仍在推进的说法。这为客户提供了一个简化的基准，也为台积电、三星和英特尔这三大巨头提供了一个竞争的衡量标准。

自500纳米时代起我就从事半导体行业，我清楚地认识到，7纳米里程碑之后，“纳米”这个单位已经失去了它原本的含义。如今，制程节点名称已成为一种品牌标识和代际标志。

对于现代工程师而言，“数量”已不再重要。真正重要的是其背后的关键指标：CPP（每平方毫米晶体管数量）、金属间距、MTr/mm²（每平方毫米晶体管数量，单位为百万个）以及SRAM位单元尺寸。随着我们迈向台积电的N2和英特尔的18A ，我们必须牢记，我们购买的不仅仅是更小的数字——我们购买的是后硅时代更高层次的技术。

（来源：半导体行业观察综合）

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

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