Hybrid bonding成先进封装显学，用的最多芯片的公司不是台积电

什么是混合键合？CIS成混合键合商用化的第一个领域，Sony拥关键技术台积电、英特尔技术内涵与差距HBM将是混合键合下个里程碑混合键合技术仍有多项挑战待克服

从台积电最新北美技术论坛特别强调的技术，近一半篇幅与先进封装有关，加上无论台积电、英特尔、三星甚至韩国政府，都计划倾国家之力发展先进封装，能看出半导体发展、芯片性能提升，先进封装技术无疑扮演关键角色。

随着摩尔定律的放缓与面临微缩物理极限，半导体巨头越来越依赖先进封装技术推动性能的提升。随着封装技术从2D往2.5D、3D推进，芯片堆栈的连接技术也成为各家公司差异化与竞争力的展现。而“混合键合”（Hybrid Bonding）就视为芯片连接的革命性技术。

从设备商Besi整理的封装形态演进可看出混合键合将是封装技术发展的重点。（Source：Besi）

混合键合又称为直接键合互联 (Direct Bond Interconnect，DBI)，如果将芯片视为小积木，混合键合就像神奇胶水，让两颗小积木直接黏在一起。当然，真正原理并非胶水，而是通过两个芯片覆盖介电材料如二氧化硅 (SiO2)，介电材料嵌入与芯片相连的铜接点，接着将两芯片接点面对合，再通过热处理让两芯片铜接点受热膨胀对接。

相较仍是封装主流技术的凸块（Bump）接合，混合键合最大优势是缩小接点间距，以凸块接合来说，最小接点间距约20µm，但混合键合能缩小至1µm甚至更低。

另一方面，芯片更小接点间距意味相同尺寸，混合键合能做出更多I/O接点，甚至能在1cm2芯片做出百万个I/O接点，相较传统复晶銲锡接合，接点数能提升千倍以上。

芯片连接间距随着键合技术发展而大幅缩小，10µm以下间距就是Hybrid Bonding的主战场。（Source：Besi）

此外，混合键合只会让芯片多1-2µm厚度，微凸块高度则落在10-30µm，故采用混合键合有助降低芯片堆栈厚度，同时省去微凸块间的填充材料。

另外，通过混合键合制作铜接点传递信号，不仅更稳定，能耗也只有微凸块三分之一甚至更低，有助节能散热。混合键合还能减少芯片机械应力，提升产品可靠性，同时支持更高的数据传输速度，以及完成更低能耗表现。

尽管，让先进封装真正声名大噪并备受关注与追逐的产品是AI芯片，然而，第一个采用混合键合的商用化产品其实是搭载智能手机的形象传感器（CIS），采混合键合量产最多芯片的公司并非目前代工龙头台积电，而是专精形象传感器的Sony。

Sony 2016年为三星旗舰手机Galaxy S7 Edge生产的IMX260 CIS，就采混合键合，将像素层堆栈于ISP（形象信号处理器）上，完成接点间距仅9µm左右的里程碑。

除了CIS领域，高端CPU产品是另一个采混合键合的大宗领域，这无疑是台积电的主场。

第一个采用这项先进封装连接技术的CPU是AMD于COMPUTEX 2021发布的3D V-Cache，就是台积电SoIC解决方案Cu/Oxide Hybrid Bonding高密度封装，将缓存内存（SRAM）堆栈于运算单元CCX （CPU Complex）上，让CPU获更多L3缓存内存容量。

AMD公开数据，相较微凸块（Microbumps），3D V-Cache混合键合加上TSV，让芯片接点密度提升15倍，互联能效超过三倍。

AMD 3D V-Cache 3D堆栈技术运用Hybrid Bonding和TSV，打造高性能游戏处理器。（Source：AMD）

AMD案例也显示台积电凭SoIC解决方案混合键合关键，为芯片I/O提供键合间距的可扩展性，进而实现高密度芯片连接。

当芯片连接间距低于10µm，混合键合就能发挥优势，也能将同质和异质小芯片集成到单个类似SoC的芯片，完成芯片更小与更轻薄的目标，集成至先进CoWoS和InFO解决方案。

同样早早布局先进封装的英特尔也在2020年的Architecture Day发布先进封装采混合键合，计划用于3D封装Foveros Direct，当时宣布同年试产混合键合芯片。

英特尔2020年公布Hybrid Bonding进度，芯片间距可缩小至10µm。（Source：英特尔）

英特尔有望今年逻辑芯片与互联器先采用混合键合。英特尔白皮书说Foveros Direct采晶粒对芯片混合键合，间距预估9µm，第二代产品缩小至3µm。

当然，除了已用混合键合推出商用产品的CIS和CPU，还有一个领域也积极开发混合键合新时代产品，就是需多层堆栈的HBM产品。

同样因AI芯片备受业界关注的HBM，正是通过堆栈DRAM层数提高数据处理速度，通过TSV加上填充物连接数层DRAM层。同样以堆积木概念想HBM，相较传统须通过钢骨（TSV）稳固多层积木，混合键合就像胶水，能将每块芯片以间距最小方式连在一起。

据目前在HBM市场占有率最高的SK海力士公布的消息，HBM芯片标准厚度为720微米（µm），SK海力士预估2026年量产第六代HBM（HBM4）需要垂直堆栈16个DRAM，对目前封装技术是大挑战。而SK海力士在2023年即已打算将混合键合技术应用至HBM4产品。

SK海力士的先进封装发展中，同样包含混合键合，它的16层DRAM HBM4产品也可能采用此技术。（Source：SK海力士）

而目前在HBM市场落后于SK海力士的三星，也在先前提出考虑在其HBM4的产品中，采用混合键合技术。尔后有业界消息传出，三星已完成采用16层混合键合HBM内存技术验证，采用混合键合技术的16层堆栈HBM3内存样品运行正常，意味着其HBM4内存量产将可能采用混合键合技术。

另一方面，三星在芯片代工领域的竞争对手台积电与英特尔都早已有混合键合技术商品化实例的同时，三星先进封装解决方案中的混合键合技术消息却相对有限。根据三星在SAFE论坛中公布的消息，其3D堆栈封装技术X-Cube也将采用混合键合技术，芯片连接间距能达到4µm，预计推出时间是2026年。

尽管混合键合备受业界期待，被视为是发展3D封装下革命性技术，它也仍面临多项技术发展的挑战。像是成品裸晶的良率问题，以及键合界面需要超高平整度对封装制程的大考验。另一方面，混合键合的制程需要ISO3以上的洁净等级，对传统封测厂厂来说将大幅增加成本，以及考验其厂务和环境管控能力。

不过，芯片性能提升从过去仅掌握在制程演进手中，转变为先进封装扮演关键角色，已是产业共识。越来越多供应商投入混合键合技术的开发，无疑将大举加速这项技术的发展，并进一步驱动芯片性能的快速推进。

（首图来源：英特尔）