Chiplet标准化进程加速，即插即用互联生态逐步成形

当前的Chiplet（芯粒）大多处于各自为营的状态。在同一封装中，所有芯粒通常来自同一家公司（HBM除外），由该公司统一管控。然而，要实现业界所设想的Chiplet市场，仅靠各芯片企业自行设计和制造专有芯粒是行不通的。这一愿景需要通过标准化来确保互操作性与物理可组合性，因此业界正在推进多项标准化工作，为通用型即插即用芯粒铺平道路。

互连标准的优先级最高

芯片间互连标准一直是最迫切需要解决的问题。西门子EDA公司3D-IC封装流程高级产品专家Kendall Hiles指出，如何实现芯粒间的有效通信、处理路由与连接的复杂性，是其中最棘手的挑战之一。

Bunch of Wires（BoW）和UCIe等芯片互连标准已在一定程度上解决了这一问题，但要实现像乐高积木一样可以自由拼接的Chiplet，业界还需要更多配套标准。

Synopsys高速接口IP高级产品经理Manuel Mota表示："如果要用现货Chiplet构建系统，互操作性方面的要求非常多，因此需要在数据接口之上定义多个层次的标准。"

目前已有或正在制定中的标准涵盖封装描述到系统架构等多个层面，为系统集成商从不同厂商目录中选取芯粒、组合创新系统提供支撑。这些标准不能保证市场必然成功，但缺乏它们则几乎必然导致失败。

标准化的覆盖范围

Synopsys产品管理总监Rob Kruger整理了一份公司认为实现市场成功所必需的标准清单，涵盖以下方面：

系统架构：地址映射约定、控制与中断语义、发现与能力枚举机制；

安全与信任：Chiplet身份与来源认证、信任根架构、密钥管理与数据保护；

启动与生命周期协调：启动与初始化序列、上电复位及唤醒时序、兼容性类别定义；

电源传输与完整性：电源接口定义、电源能力通告与协商、热功耗联合设计约束；

数据语义与协议使用：协议使用规范、调试与错误上报约定；

物理布局与封装：芯粒接口放置规则、凸点图对齐、封装感知信号完整性约束；

多芯片测试：已知良好芯片（KGD）定义、芯片间接口测试、封装内测试；

应用域使用规范：系统总功率预算、热可靠性预期、性能确定性与延迟边界；

生态系统合规与治理：严格合规要求、认证与互操作性测试计划。

Chipletz首席架构师兼产品副总裁Mike Alfano表示，更广泛的标准提案将有助于对设计工具中的Chiplet进行分类，但近期推动设备采用的关键仍在于物理层面的架构考量。UCIe目前正提供互连的线级框架，聚焦于物理层的公司对于Chiplet的实际落地采用至关重要。

OCP主导标准推进

目前，许多标准化工作由开放计算项目（OCP）统筹推进。OCP并不总是从零开始制定标准，而是常与JEDEC、IEEE等机构合作，推动相关特性并为特定标准提供背书。

OCP开放芯粒经济子工作组联合负责人Anu Ramamurthy在2026年Chiplet峰会上表示："真正的互操作性远不止物理线路之间的通信，而是一个完整的生态系统——从物理层一直到软件层，将系统中所有离散芯片视为一个整体。我们正在从更全面的角度来审视这一问题，贯穿整个固件层次。"

封装标准化

JEDEC已在封装标准化领域深耕数十年，JESD-030以XML格式提供封装特性的文本描述。OCP向JEDEC贡献了其芯片数据交换提案CDXML，最新修订版JESD-030O已纳入该内容。

该标准定义了封装材料、引脚位置与类型、焊盘图案建议，以及针对特殊装配需求的"封装层"规范（包括禁止区、掩模层、平面间距等）。JESD-030O已于去年2月发布，访问需登录会员区。

芯粒系统架构标准化

目前，Arm已将其CSA（芯粒系统架构）捐赠给OCP，并正在此基础上开发与指令集架构无关的基础芯粒系统架构（FCSA）。该架构提供了一种将系统从各组件芯粒拼合而成的方法，并定义了芯粒的特性以实现互操作。

Alphawave Semi首席产品营销经理Archana Cheruliyil指出，Chiplet不仅仅是一种封装趋势，它正成为扩展算力、管理功耗并提供专用功能的架构基础。

Cadence高级产品营销总监Mick Posner表示，启动、调试、安全等基础设施能力使Chiplet本质上成为一个迷你SoC。FCSA规范定义了三个合规级别，以及计算加枢纽和计算瓦片两种系统配置，并详细规定了各类芯粒类型的接口及实现方式。UCIe和BoW均被列为该标准支持的协议。FCSA 1.0.0版本已于今年2月生效，可通过OCP贡献数据库公开下载。

设计套件标准化

与工艺设计套件（PDK）和封装装配设计套件（ADK）类似，芯粒设计套件（CDK）也正在被定义。CDK涵盖多个子套件，包括：

CDXML文件（符合JESD030）；

封装装配设计套件（PADK）；

材料设计套件（MDK）；

封装测试设计套件（PTDK）；

封装设计规则手册（DRM）；

信号与电源完整性设计套件（SI/PI设计套件，包含于CDXML）。

各设计套件白皮书的1.0版本已于2025年1月公开发布。

芯粒互连标准更新

BoW标准近期也有几项更新。一是新增了直接内存接口BoW Memory，旨在支持高带宽、低延迟的内存访问；二是推出BoW Flexi，放宽了BoW 2.0的部分要求，适用于成本更低、性能要求相对有限的系统。BoW Flexi预计年底发布，面向在简单封装中以约4 Gbps速率运行的芯片设计场景。

此外，OCP还推出了通用链路层，实现了PHY无关性，可运行于BoW或UCIe PHY之上，为上层协议提供统一通信格式。

推动市场成熟

上述标准有助于消除Chiplet市场化进程中的诸多技术障碍。其中许多内容并非全新创造，而是对现有做法的系统化整合，以避免各家自行其是带来的碎片化问题。

接下来的关键问题在于，企业能否以足够快的速度利用这些标准验证现货Chiplet的可行性。即便标准就绪，业界是否会真正拥抱通用Chiplet仍是未知数。实际操作和经济层面的挑战依然存在，Chiplet市场的成熟之路并不平坦，但比过去已更近了一步。

Q&A

Q1：Chiplet市场化为什么需要标准化？仅靠芯片互连标准还不够吗？

A：芯片互连标准（如UCIe、BoW）解决了芯粒之间的通信问题，但这只是市场化的基础之一。要实现真正的即插即用，还需要覆盖封装描述、系统架构、设计套件、安全信任、测试标准、电源管理等多个层面的标准。就像乐高积木不仅要求接口吻合，还要求尺寸、材料、结构一致，Chiplet市场同样需要一整套标准体系来确保来自不同厂商的芯粒可以无缝组合。

Q2：FCSA（基础芯粒系统架构）是什么？和UCIe有什么关系？

A：FCSA是基于Arm捐赠给OCP的CSA演进而来的系统架构标准，目标是实现与指令集无关的Chiplet系统组合方式。它定义了多种芯粒类型（计算、枢纽、I/O等）及其接口规范，并明确支持UCIe和BoW作为互连协议。UCIe主要解决物理互连问题，而FCSA则在更高层次上规定系统如何由多个芯粒组成并协同工作，两者互为补充。

Q3：BoW Flexi和BoW 2.0有什么区别？适合哪些场景？

A：BoW 2.0面向高性能、先进封装场景，对带宽和物理规格要求较严格。BoW Flexi则放宽了部分约束，适合对成本更敏感、性能要求相对适中的系统，目标速率约为4 Gbps，适用于较简单的封装方案。对于不需要极致带宽、但希望降低设计复杂度和成本的芯片设计者来说，BoW Flexi提供了一条更易于实现的互连路径。BoW Flexi预计于2025年底正式发布。