SerDes，成为胜负手

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大模型浪潮席卷全球的这几年，数据中心的算力架构一直在快速迭代。从早期堆通用GPU，到如今各家云厂商纷纷下场做定制ASIC，算力侧的军备竞赛已经打到了新的阶段。但很多人没注意到的是，算力内核越卷，芯片之间的数据传输反而越容易成为瓶颈。藏在芯片底层的高速互联技术，正在从配套变成核心。

2025年6月，高通宣布以约24亿美元收购全球领先的高速连接IP厂商Alphawave Semi，补强自身SerDes高速接口与UCIe裸片互联核心技术储备，同步纳入旗下Open-Silicon完整定制ASIC设计业务。2026年7月底，联发科执行长蔡力行在法说会上透露，400G/448G SerDes IP开发进展顺利，全套标准化IP资源将在2027年下半年完成全部验证、交付客户使用，用以支撑下一代云端定制ASIC硬件开发。

两家原本深耕消费芯片的企业同步加码SerDes，代表着算力硬件赛道底层逻辑的切换。PW Consulting统计，2025年，全球SerDes IP核市场规模达14.1亿美元，按照终端用户划分，其中数据中心和云计算场景占比49.9%。预计到2032年，该市场规模将达到33.5亿美元，复合年增长率预计为13.15%。

随着SerDes接口成为高速连接的核心，芯片设计师越来越依赖成熟的SerDes IP来降低集成风险并缩短上市时间。过去行业比拼芯片计算性能，如今高速互联PHY IP成为争夺云厂商定制ASIC订单的核心筹码。

为什么ASIC必须拼SerDes

为了处理特定的人工智能训练和推理工作负载，谷歌、亚马逊网络服务、微软、OpenAI以及苹果等云服务与人工智能提供商，正加速部署AI ASIC的服务器，定制算力芯片正进入规模化落地周期。

2024年与2027年AI ASIC出货份额对比

图源：Counterpoint

Counterpoint测算，2024-2027年全球AI ASIC市场CAGR 34%，2027年整体出货规模将是2024年的三倍；摩根大通进一步预测，2026年ASIC出货量预计为680万颗，GPU出货量为950万颗，在全球AI芯片出货量中，ASIC占比约为42%，但到了2027年，ASIC出货量预计为1250万颗，占比达到53%，首次超过GPU成为主流加速硬件。谷歌、亚马逊、Meta等云厂商自研专用芯片持续放量，定制架构能剔除冗余电路，长期TCO优势显著。同时交换机芯片同样高度依赖SerDes，Growth Market Reports数据显示2025-2034年全球高速SerDes整体市场CAGR 13.1%，数据中心交换设备是核心需求来源，这也是博通多年持续深耕该赛道的底层动因。

大规模算力集群运行过程中，算力冗余、传输瓶颈的矛盾持续凸显。ODCC在《下一代智算DC高速互联448G/lane需求白皮书》中公布实测数据，万亿参数大模型训练场景下，数据交互产生的通信开销占整体运行成本七成以上，大量算力资源因数据阻塞闲置。

要理解SerDes为什么这么重要，得先搞清楚它到底是个什么东西。SerDes全称串行器和解串器，核心功能就是做串并转换，发送端把并行数据转成高速串行信号发出去，接收端再转回来。听起来原理不复杂，但速率做到224G、448G级别之后，难度会呈指数级上升。信号在PCB板、线缆、封装基板上跑的时候会衰减，会有串扰，会有噪声，速率越高这些问题越严重。早期低速SerDes用NRZ调制，一个符号传1比特；到了112G之后普遍转向PAM4，一个符号传2比特，靠提高调制阶数来压低频谱；再往448G走，行业又在探索PAM6甚至PAM8，一个符号能传更多比特，但对信号信噪比的要求也更苛刻。

高速SerDes难做，还有一个核心原因，它是典型的数模混合电路。数字逻辑可以靠先进工艺不断缩小面积，但模拟电路的性能跟工艺、跟版图设计、跟信号完整性的关系太大了。同样是224G SerDes，不同团队做出来的功耗、良率、信号质量可能差出一大截。这也是为什么高端SerDes IP高度集中在少数几家手里，人才壁垒非常高，不是砸钱就能快速做出来的。

技术难度高，对应的产业权重也大，SerDes作为芯片间串行传输通道，速率迭代能够同步缩减布线数量、降低整机能耗。OIF行业测算显示，高端交换芯片内SerDes电路整体功耗占比超40%；高密度Chiplet集成场景下局部热流密度可达50W/cm²，互联电路的能效表现直接决定机柜部署成本，也是云厂商评估硬件方案的优先考核指标。

因此，对所有布局定制ASIC的厂商而言，自主可控的高速SerDes是无法绕开的核心资产。单颗芯片运算上限由计算单元决定，但上万卡集群的整体吞吐效率完全由互联链路约束，算力竞争的主战场已经从单核性能转向全域互联调度能力。

谁在用SerDes做ASIC

市场需求与技术价值已经充分印证SerDes的战略地位，同时海内外头部芯片厂商也各自走出了截然不同的卡位路径。

在数据中心高速互联这条赛道，博通算得上是根正苗红的老牌玩家。从交换芯片时代一路做上来，博通做SerDes的年头比很多AI芯片公司成立时间都长，也是OIF CEI-448G标准制定的核心参与者，话语权很重。目前博通已经拿出了448G SerDes PHY原型，同时兼容PAM4和PAM6两条技术路线，进可攻退可守。靠着这套成熟的互联技术，博通常年拿下谷歌等头部云厂商的定制ASIC订单，是赛道里公认的龙头，据Counterpoint预测，预计到2027年博通仍将保持其作为顶级AI ASIC设计合作伙伴的领先地位。

作为博通的客户之一，Meta比较特别，旗下MTIA芯片由Meta全权定义架构、自主完成研发设计，并非直接采购博通现成的ASIC芯片。但双方建立长期联合研发合作，博通会为MTIA配套高速SerDes、以太网互联、先进封装等底层物理层技术方案。

Marvell同样深耕数据中心多年，属于传统主力厂商一员。企业自主研发全套SerDes技术，同步落地完整定制ASIC业务，长期绑定AWS等云厂商稳定需求，发展节奏稳扎稳打。

英特尔采用IDM全栈自研路线，自主完成112G/224G高速SerDes开发，同时适配UCIe芯粒互联标准，技术同时供给自有AI加速ASIC与数据中心交换ASIC。旗下Gaudi系列AI算力芯片内置Die-to-Die自研SerDes，依托片上集成100G以太网通道实现多卡集群互联，同步布局硅光CPO与448G互联原型，面向政企与云厂商提供全套算力ASIC解决方案。

联发科属于从消费电子跨界算力赛道的新晋竞争者，依靠十年长线自研逐步补齐高速互联能力。它的高速IO团队可以追溯到2015年成立的擎发通讯，2019年并入母公司后专门做数据中心方向，一路从低速率做到224G量产，再到现在冲刺 336G、448G。业内有消息称联发科的336G方案有望切入谷歌下一代TPU供应链，不过双方暂时都未正式确认。但真正值得关注的是2027年落地的448G SerDes IP，这会是联发科和博通正面竞争的核心筹码。

高通依靠资本并购快速入场，打法更直接，用钱换时间靠收购一步到位。24 亿美元买下Alphawave，相当于直接把别人十几年的技术积累快速纳入自己的体系里，拿到的不只是DSP架构的SerDes PHY，还有UCIe裸片互联IP和Open-Silicon的定制ASIC业务。这套资产用处很灵活，对内可以给自家服务器CPU、AI加速器做配套，补齐从计算到传输的完整链条；对外还能继续做IP授权和定制设计服务，一笔收购支撑两条业务增长路径。

英伟达则坚持完全封闭自研路线，其NVLink互联协议完全自研自用，Rubin平台已经做到400G NVLink，还在评估448G方案，但这套技术只服务自家GPU集群，不对外卖IP也不接外部ASIC订单，代表了终端算力大厂把控核心互联技术的独特思路。

除了自研ASIC的整机芯片企业，赛道中还有两类不直接交付完整ASIC，但不可或缺的配套玩家。一类是EDA巨头出身的IP厂商，以Synopsys和Cadence为代表，它们不做芯片成品，专门把SerDes PHY IP授权给下游芯片设计公司，是很多中小ASIC厂商的技术供应商。两家靠着EDA工具的生态绑定，在SerDes IP市场份额很高，覆盖从低速率到112G、224G全谱系产品，448G也在同步推进。

另一类是专注高速互联的独立芯片厂商，Credo Technology就是典型代表。它不做完整的AI ASIC，聚焦高速SerDes、DSP和Retimer芯片研发，为数据中心交换机、AI加速器提供配套元器件。AI算力爆发之后，集群互联需求持续暴涨，这类垂直深耕互联硬件的企业收获了显著市场红利，营收增长速度领先行业平均水平。

448G带来的产业变局与落地挑战

各家厂商在SerDes赛道上的卡位，本质上都是在为下一代技术节点提前布局。当前224G已经进入大规模商用阶段，行业下一个公认的技术拐点就是448G。这一代速率升级不只是数字上的翻倍，更会直接改写ASIC市场的准入规则和竞争格局。

图源：OIF

从全球标准与头部企业需求来看，448G将成为下一代ASIC的准入门槛。OIF 2024年启动CEI-448G框架项目，2025年11月发布完整规范，划分四档传输距离标准，支撑未来1.6T、3.2T以太网迭代。LightCounting调研显示，谷歌、Meta等超大规模厂商已在OCP峰会明确，新一代算力硬件会将448G互联作为基础硬件指标。

光有速率还不够，448G落地之后，行业比拼的维度也会跟着上一个台阶。单一芯片性能的差异化空间越来越小，厂商之间真正拉开差距的，是能不能把SerDes、裸片互联、先进封装、CPO打包成一套完整的预验证子系统。联发科绑定台积电COUPE平台做整合验证，博通双线布局硅光和VCSEL共封装方案，本质都是冲着系统级交付能力去的。OIF测算显示，448G搭配CPO架构能把单比特能耗降七成，这也是各家争相做全栈整合的核心动力。

竞争维度升级的同时，长期固化的市场格局也会迎来松动。过去博通一家独大，448G这一轮技术迭代相当于重新洗了一次牌。摩根大通预测，2028到2029年448G配套ASIC放量之后，赛道会从寡头垄断转向多强并存。加上云厂商普遍推行双供应商策略，联发科、高通这类二线玩家都有机会分到增量蛋糕。

海外市场格局变化也给国内产业提供了清晰的参考样本，Dataintelo 2025的报告显示，2025年高速 SerDes IP市场中Synopsys、Cadence、Alphawave三家头部合计占 72.3%，海外垄断格局非常明显。国内厂商目前只在56G和112G实现了规模化商用。因而联发科长期重投入、绑定先进制程、全链条协同的打法，值得国内IP和ASIC企业参考。

机遇讲完，也得看看现实约束。448G前景虽然明确，但规模化落地路上还有不少硬骨头要啃，首当其冲的就是工艺和产能。448G属于高频混合信号电路，高度依赖2nm顶尖工艺，完整流片加互操作验证周期很长，研发一旦延期就会直接错过云厂商的招标窗口。再加上2nm晶圆、CoWoS先进封装长期供需紧张，行业普遍测算，整套448G配套硬件最快也要2028年之后才能大规模放量。

除了硬件产能，标准层面的不确定性也不容忽视。行业目前并行着PAM4和PAM6/PAM8两条调制路线，芯片厂商偏好成熟稳定的PAM4，光器件企业更看好高阶调制带来的吞吐量提升。两套方案的软硬件适配标准不互通，如果长期形不成统一的互操作规范，IP和上下游硬件就会出现兼容性割裂，整体拉长产业落地周期。

高密度集成带来的散热约束同样不可忽视，SerDes本身功耗占比就不低，再叠加上Chiplet和CPO的高密度集成，局部热流密度会大幅攀升，传统风冷根本压不住。博通、JetCool、Ciena、华为都推出了液冷配套方案，但普遍成本偏高，短期很难大范围普及，这也会限制448G ASIC的规模化部署速度。

互联，才是AI算力的下一块长板

回看高通收购、联发科自研两大产业动作，我们可以清晰地感知到SerDes正在从芯片间的传输角色升级为定义AI算力上限的架构核心，其技术迭代速度将直接决定下一代算力集群的规模边界与能效天花板。

未来三到五年，SerDes技术将沿着三条主线演进。一是与Chiplet、UCIe等裸片互联标准深度融合，从板级互联走向封装内互联，单芯片内的SerDes通道数量将呈数量级增长，成为异构计算整合的物理基础；二是与硅光、CPO共封装技术协同演进，电SerDes与光引擎的边界将逐渐模糊，光电混合互联将成为800G及以后速率的主流方案，突破传统铜互联的物理距离与能耗瓶颈；三是AI驱动的架构重构，传统SerDes以速率提升为核心目标，下一代SerDes将转向以算力为中心的设计理念，根据AI训练推理的流量模型动态调整带宽、延迟与功耗配比，实现互联资源的智能调度。

当AI集群规模从万卡迈向十万卡甚至百万卡，SerDes也许将成为与计算单元、存储单元并列的第三大算力支柱，而全球AI产业的竞争力分层，将率先由底层互联能力开始拉开差距。

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