2nm后的晶体管，20年前就预言了

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编者按：随着芯片制造工艺来到了2nm后，GAA晶体管开始逐渐进入主流。到翻看这个技术的发展，最早在2006年就有相关研究发布。当中论文的参与者还有一个华人。

在本文中，我们回顾一下20年前是如何看待这个晶体管的。

早期研究展示了下一代晶体管设计的新方法

随着微电子行业开始在下一代智能手机中采用环栅晶体管设计，劳伦斯伯克利国家实验室（伯克利实验室）近 20 年前的开创性研究展示了一种创建这些先进结构的创新方法。

这项名为“环栅场效应晶体管”（GAA-FET）的技术代表着一项关键的架构进步，有望将数十亿个晶体管封装到智能手机和笔记本电脑的微型芯片中。“环栅”设计增强了对晶体管沟道的控制，从而提高了性能并降低了功耗。虽然目前业界仍在通过传统的自上而下的制造方式来实现GAA-FET，但伯克利实验室早期的自下而上方法展示了这种几何结构利用化学合成实现这些复杂结构的潜力。

图示：在环栅 (GAA) 结构（右图）中，栅极环绕纳米级硅通道的四边，纳米级硅通道以三条灰色纳米线与黄金矩形相交的形式呈现。这些通道是电流的通道。在鳍式场效应晶体管 (FinFET) 结构（左图）中，栅极仅覆盖矩形通道（灰色）的三条边。GAA 结构可以更精确地控制电流。

“我很高兴看到半导体行业晶体管架构的持续发展，”杨培东（Peidong Yang，江苏苏州人）说道。他在2006年的一篇开创性论文中发表了关于自下而上合成环绕栅极结构的研究成果。“我们早期对化学合成方法创建复杂晶体管几何结构的探索，展示了制造这些结构的替代途径。”杨培东是伯克利实验室材料科学部的资深科学家，也是加州大学伯克利分校化学和材料科学与工程系的教授。

晶体管是现代计算的基本组成部分——如今智能手机中一些性能最佳的微芯片由超过100亿个晶体管组成，每个晶体管的尺寸仅为5纳米。每个晶体管就像一个开关，允许或阻止电流通过半导体通道，从而实现支撑现代计算的二进制运算。

晶体管的栅极是决定晶体管导通或截止的控制输入。过去十年，最常见的晶体管设计是鳍式场效应晶体管 (FinFET)，它将半导体通道垂直放置，就像微型冲浪板上的鳍片，栅极从三面环绕通道。然而，将 FinFET 缩小到 5 纳米以下会降低栅极效率和能效。

微芯片制造商希望通过将数百亿个晶体管封装到指甲盖大小的芯片中，继续突破摩尔定律的极限。更高的晶体管密度需要更小的晶体管——小到2纳米（DNA链的大小），或者更大胆地说，小到几个硅原子的大小（1纳米）。更小的芯片意味着更小的设备，同时也能提高芯片的能效。

几十年来，微电子行业一直都知道，环绕栅极（GAA）方法（一种将栅极完全包裹沟道的设计理念）有可能在 5 纳米以下的尺度上制造出性能更高、效率更高的晶体管。尽管传统的自上而下光刻技术在 21 世纪初制造 GAA-FET 几何结构时面临技术挑战，但研究人员仍在探索各种方法和结构来实现这一设计理念。

杨的团队首次展示了一种非传统的自下而上方法，利用化学气相沉积 (CVD) 技术制造硅基环栅晶体管。在他们2006年发表于《纳米快报》的开创性论文《Silicon Vertically Integrated Nanowire Field Effect Transistors》中，杨的团队利用CVD技术生长出垂直硅纳米线，纳米线表面覆有超薄金属层，并嵌入二氧化硅中。他们利用行业标准材料，通过化学合成而非传统光刻技术，实现了环栅结构。

图示：杨培东（中）与合著者 Joshua Goldberger（左）和 Rong Fan（右）于 2006 年合影。他们在探针台装置（最左侧）旁合影，在那里他们演示了自下而上的环绕栅极晶体管。

这些自下而上的硅纳米线晶体管的器件特性可与当时的标准晶体管相媲美。近年来，微芯片制造商已开始采用环栅概念，通过自上而下的制造方法实现这种架构。

“看到半导体技术在过去二十年里的发展，真是令人着迷，”杨教授说道。“我们早期探索晶体管设计的不同方法，是更广泛的研究界推动微电子技术进步的努力的一部分。”

当业界许多人认为GAA-FET架构仅仅停留在理论层面时，杨教授的研究工作却证明了其根本可行性。伯克利实验室团队通过CVD技术成功构建了功能性的环绕栅极结构，验证了其卓越的静电控制能力，这后来成为其被业界采用的主要动力。这项早期的概念验证工作有助于证实完整的栅极环绕技术确实能够实现理论预测的性能提升，并为后续大量的研发投入提供了信心。

硅垂直集成纳米线场效应晶体管

硅纳米线作为晶体管组件受到了广泛关注，因为它们为制备尺寸小于 100 纳米的单晶硅结构提供了简便途径。本文中，我们实现了硅纳米线阵列向环绕栅极场效应晶体管的直接垂直集成，且无需生长后纳米线组装工艺。该器件制备方法可将硅纳米线沟道直径轻松缩小至 5 纳米量级。这类第一代垂直集成纳米线场效应晶体管（VINFET）的电学性能与其他水平纳米线场效应晶体管（FET）相当，经进一步优化后，有望与先进的固态纳米电子器件竞争。

摩尔定律预测了晶体管尺寸缩小的速度，其目的是提高集成电路上晶体管的速度和密度。然而，传统的平面金属 - 氧化物 - 半导体场效应晶体管（MOSFET）正日益面临诸多挑战，如短沟道效应（SCEs）、栅极氧化物厚度的缩放以及功耗增加等问题。为在进一步缩小晶体管尺寸的同时仍能控制功耗，需考虑采用新型晶体管结构。

基于硅纳米线的器件以及水平双栅极晶体管（如鳍式场效应晶体管，FINFET）在小于 100 纳米的尺度下展现出高器件迁移率和显著降低的短沟道效应。FINFET 是一种基于硅鳍（被两个栅极电极夹在中间）的结构，该结构已明确证明：在这一尺寸尺度下，提高栅极电极结构的静电效率对于降低功耗至关重要。环绕栅极结构是先进固态纳米电子器件的自然下一步发展方向，但采用传统的自上而下制备工艺，难以实现具有纳米尺度特征的此类器件结构。

基于硅纳米线的晶体管展现出与体单晶器件相当的性能，且随着近期高密度纳米线电路寻址技术的实现，它们有望成为未来纳米电子器件极具潜力的构建单元。通常，硅纳米线晶体管采用水平平面布局，兼具顶栅或背栅结构。然而，将这些纳米线组件对准并集成到高密度平面电路中所需的能量和时间，仍是其广泛应用的重大障碍。另一方面，原位生长垂直排列的纳米线原则上可显著降低基于纳米线的器件制备过程中的加工和组装成本。此外，将晶体管结构推向三维空间可实现超高晶体管密度。最后，纳米线器件的传输性能强烈依赖于纳米线表面的性质。例如，由于纳米线表面存在表面电荷俘获态和界面电荷俘获态，阈值电压的滞后现象十分常见。这种表面依赖性可能会限制晶体管的可靠性。

基于上述原因，硅垂直集成纳米线场效应晶体管（Si VINFET）具有特殊的应用前景，原因如下：首先，已有研究提出并证实，环绕栅极结构的晶体管具有优异的亚阈值特性——这得益于其高栅极耦合效率，且与双栅极（FINFET）器件相比，短沟道效应降低了35%。此外，利用高长径比垂直纳米线传导沟道的优势，通过沿单根纳米线长度方向制备多个栅极电极和源极 / 漏极连接，可显著提高单位面积的晶体管密度。合成纵向和同轴异质结构纳米线的能力将带来额外的设计灵活性，例如在芯片上集成垂直硅锗（SiGe）异质结构以实现片上热电冷却。此外，将纳米线嵌入低电荷俘获密度的二氧化硅（SiO₂）中，可消除滞后现象，使晶体管性能更稳定、更具可重复性。尽管此前已有研究证实了氧化锌（ZnO）和硫氰酸亚铜（CuSCN）垂直纳米线晶体管，但硅垂直集成纳米线场效应晶体管（Si VINFET）在技术上更具相关性，且更易于采用现有制备技术进行集成。

垂直生长的硅纳米线可用作具有环绕栅极结构的场效应晶体管（FET）设计中的活性组件。为制备硅垂直集成纳米线场效应晶体管（Si VINFET），如先前报道所述，我们在重硼掺杂p 型硅（111）衬底（电阻率ρ<0.005 Ω·cm）上生长了垂直取向的硅纳米线。纳米线通过气-液-固（VLS）生长机制在化学气相沉积（CVD）反应器中合成，所使用的前驱体为四氯化硅（SiCl₄）、掺杂源为三溴化硼（BBr₃），并采用金属纳米颗粒作为生长导向催化剂。图 1A 为从 50 nm 金胶体生长的硅纳米线的扫描电子显微镜（SEM）图像。透射电子显微镜（TEM）分析证实，这些纳米线为单晶结构，且沿（111）方向生长。通过上述方法生长的硅纳米线阵列具有窄的直径分布，其标准偏差（通常≤9%）与胶体催化剂的标准偏差一致。尽管图 1A 中所示的纳米线是利用金胶体生长的，但采用业界常用的催化剂成分（如铂（Pt）和钛（Ti））也能获得类似结果。纳米线的长度通过反应时间控制。最后，通过控制纳米颗粒的位置（支持信息图 S1），以及采用纳米压印光刻和电子束光刻等其他方法，可实现这些纳米线的空间定位。因此，可精确控制垂直纳米线的尺寸和位置，从而为垂直集成纳米线场效应晶体管（VINFET）的制备提供合适的衬底。

图2A为垂直集成纳米线场效应晶体管（VINFET）的设计示意图。器件采用传统的超大规模集成电路（VLSI）工艺制备。对垂直硅纳米线阵列进行热氧化处理，形成均匀的 SiO₂层作为电介质。典型器件的结构参数如下：硅纳米线直径约 20-30nm，周围包裹约 30-40nm 的高温栅极氧化物，铬（Cr）金属栅极长度约 500-600nm，纳米线沟道长度约 1.0-1.5μm。栅极氧化物厚度和沟道直径通过 TEM 成像（图 1B）获得。值得注意的是，通过传统的高温热氧化工艺，可将沟道直径轻松缩小至 5nm 以下。这种高长径比的薄体结构难以通过传统光刻技术实现。图 1C 为通过该方法制备的 4.5nm 超薄硅沟道的高分辨率 TEM 图像。通过使用更小尺寸的纳米颗粒作为纳米线的种子，以及将热氧化与 SiO₂刻蚀化学相结合，可进一步减小栅极氧化物的厚度。初始的垂直集成纳米线场效应晶体管（VINFET）器件由低密度纳米颗粒分散体催化的纳米线阵列制成。垂直集成纳米线场效应晶体管（VINFET）制备过程的详细信息参见支持信息。每个漏极接触焊盘上的器件包含 8 至 269 根纳米线不等。图 2B-D 为典型器件的 SEM 图像。

在不同栅极电压（Vds）下对漏源电流（Ids）与漏源电压（Vgs）的典型测量结果表明，硼掺杂的垂直集成纳米线场效应晶体管（VINFET）表现为积累型 p 型晶体管（图3A）。施加负（正）Vds会导致 Ids增大（减小），这是由于多数载流子空穴的数量增加（减少）所致。Ids有效开启且开始积累的 Vgs值被定义为阈值电压（Vₜ）。在同一器件不同 Vₙₛ值下的漏极电流（Ids）与 Vgs的关系图（图3B）中，Vₜ的变化更为清晰。11个不同器件的平均阈值电压为-0.39±0.19V（1σ）。该值与掺杂浓度约为 3×1016cm⁻³ 的纳米线的预期值一致（支持信息）。此外，在所有器件中，均未观察到 Vgs的扫描速率或扫描方向对 Vₜ产生影响。当Vgs以 0.01-3 V/s 的速率从负值变为正值再变为负值时，Ids与 Vgs曲线中无滞后现象（图3C），这一现象便证明了上述结论。这种行为表明，硅/二氧化硅（Si/SiO₂）栅极氧化物界面内或界面附近的电荷俘获态数量较少，同时也说明通过将这些器件嵌入SiO₂中，可实现稳定、可重复的晶体管性能，且对外部环境的依赖性极小。

晶体管性能的关键优值参数包括跨导（gₘ）、器件迁移率（μ）、开关电流比（Iₒₙ/Ioff）、亚阈值斜率（S）和漏致势垒降低（DIBL）。跨导由 Vds=-1V时Ids与Vgs曲线线性区域的斜率获得。11 个器件的 gₘ范围为 0.2-8.2μS。与其他晶体管器件进行准确比较时，需将跨导与有效沟道宽度（Weff）进行归一化。假设Weff等于每个焊盘中的纳米线数量乘以单根纳米线的直径，则器件的归一化跨导范围为 0.65-7.4 μS/μm。这一数值与高性能绝缘体上硅（SOI）MOSFET（5-12 μS/μm）和p型硅纳米线器件（0.045-11 μS/μm）的报道值相当。

单根纳米线的有效空穴迁移率可通过跨导由以下公式推算：μ = gₘL²/(CNVds)，其中 L 为栅极长度，N 为纳米线数量，C 为单根纳米线的栅极电容。栅极电容由以下公式描述：C = 2π ε₀ ε_SiO₂ L /ln (r_g /rₙw)，其中 ε₀为真空介电常数，ε_SiO₂为栅极 SiO₂的介电常数，rg为栅极电极的内径，rnw为纳米线半径（假设沟道为圆柱形）。然而，这些简化公式未考虑纳米线沟道顶部未被保形栅极电极覆盖的部分的影响。在我们的计算中，通过对器件结构中栅极覆盖区域和非栅极覆盖区域的电容进行数值积分，已将这一因素纳入考虑。在 Vₙₛ=-2.5 V 时获得的空穴迁移率范围为 7.5-102 cm²·V⁻¹・s⁻¹，平均迁移率为 52 cm²·V⁻¹・s⁻¹。这些空穴迁移率数值也与未功能化的 p 型硅纳米线的报道值（20-325 cm²·V⁻¹·s⁻¹）相当，且与 p 型 SOI MOSFET 的最佳报道值（约 180 cm²·V⁻¹·s⁻¹）处于同一数量级。我们进一步指出，该估算值代表了器件真实迁移率的下限，因为我们的模型假设每根纳米线均形成欧姆接触，且接触电阻可忽略不计。

通过在对数尺度上绘制 Ids与Vgs 的关系图（图3C），可提取开关电流比（Ion/Ioff）和亚阈值斜率（S）。Ion/Ioff是电流饱和时的Ids（Ion）与耗尽时的Ids（Ioff）的比值。所有器件的Ion/Ioff范围为10⁴-10⁶。在数字电子学的低功耗开关应用中，最小化亚阈值斜率至关重要。对于栅极氧化层厚度为 300 Å（1 Å=0.1nm）的典型器件，其亚阈值斜率（S）值为 120mV /十倍频。尽管这一数值约为室温下 60mV / 十倍频理论极限的两倍，但已远小于具有背栅或顶栅结构的纳米线器件的典型值（通常 > 300mV / 十倍频，报道的最小值为 140mV /十倍频）。通过使用更薄的栅极氧化物和高 k 材料作为栅极电介质，可进一步降低亚阈值斜率（S）—— 在光刻定义的垂直晶体管中，已通过实验实现低至 70mV /十倍频的S值。

此外，我们已成功制备出硅纳米线沟道直径为 6.5nm、栅极长度为 300-350nm 的硅垂直集成纳米线场效应晶体管（Si VINFET）（支持信息图S5）。这些超薄沟道晶体管器件明确证明了进一步缩小器件尺寸的能力。有趣的是，在掺杂浓度降低的情况下，这些6.5nm垂直集成纳米线场效应晶体管（VINFET）表现出双极性行为。此前，在通过光刻刻蚀工艺制备的低硼掺杂硅纳米线（空穴浓度nh=2×1015cm⁻³）中也观察到了这种双极性行为。

所有器件的完整 Ids-Vds曲线在Vds为负值时均存在轻微的非线性，且在Vds为正值时电流呈一个数量级的下降，表现出整流特性（图3A插图）。由于硅纳米线存在两种不同的接触方式，因此在Vds为正值和负值时出现这种非线性是预期结果：一种是纳米线底部与重掺杂 p⁺硅的接触，另一种是纳米线漏极与中等掺杂硅的镍硅化物（NiSi）接触。这种非线性部分源于 p 型纳米线漏极处肖特基势垒的高电阻。通过有效提高跨导（gₘ）、开关电流比（Ion/Ioff）和迁移率（μ），降低接触电阻可改善晶体管性能。这可通过调整纳米线长度方向上的掺杂梯度分布，以及在接触区域制备更高掺杂浓度的硅来实现。尽管如此，在小于 20 纳米的尺度下最小化串联接触电阻，仍是半导体行业面临的重大挑战。

为证明这些器件在数字逻辑应用中的可行性，我们还采用电阻 - 晶体管逻辑制备了反相器电路。该结构（图 3D）通过将一个 200 MΩ 电阻与我们的一个 p 型垂直集成纳米线场效应晶体管（VINFET）器件串联制成。当输入电压约为-0.9 V时，输出电压在源极电压（0 V）和漏极电压（-3.5V）之间切换。通过对输入电压和输出电压进行微分（图3D左插图），得到的电压增益约为 28，这表明这些器件具有高性能，适用于微电子应用。理想的反相器电阻应介于晶体管导通态电阻和关断态电阻之间。因此，通过源极图案化绝缘体上硅（SOI）衬底可轻松制备栅极调控的垂直集成纳米线场效应晶体管（VINFET）作为电阻，未来有望实现片上逻辑集成。

我们制备的原型硅垂直集成纳米线场效应晶体管（Si VINFET）器件为硅纳米线电子学提供了一种新型平台，该平台将硅纳米线的外延生长与自上而下的制备工艺相结合。这些第一代未优化器件的传输性能已与标准平面 MOSFET 和其他基于纳米线的器件处于同一数量级。此前的器件建模也表明，这种器件结构可与先进的纳米电子器件竞争，但由于难以通过光刻技术在小于 100 纳米的尺度下定义高长径比的垂直硅沟道，该结构的研究和应用受到了阻碍。硅纳米线的原位垂直生长为解决这一问题提供了一种极具潜力的方案。通过沿这些高长径比沟道的长度方向集成多个栅极和源极 / 漏极连接，这种三维器件结构可进一步提高晶体管密度。未来，通过优化工艺、器件结构和掺杂浓度，采用高 k 电介质以及减小栅极长度，这些器件有望在小于 10 纳米的尺度下与 FINFET 和其他当前先进的固态器件竞争。

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