CoWoS工艺指南

CoWoS技术概述

CoWoS代表
Chip-on-Wafer-on-Substrate（芯片-晶圆-基板）技术，这是由台积电开发的先进2.5D封装解决方案。当摩尔定律开始放缓，传统晶体管缩放遇到物理和经济极限时，半导体行业转向先进封装技术来维持性能增长。CoWoS技术的核心概念是将多个裸片（包括系统级芯片、图形处理器和高带宽存储器）集成在硅Interposer上，然后将Interposer键合到封装基板上。这种架构通过硅Interposer实现高密度金属互连和通过硅通孔（TSV）进行垂直信号路由，在裸片之间建立超高带宽和低延迟的通信。技术支持逻辑器件和存储器的异构集成，同时改善功耗效率和热管理性能，为空间受限的设计提供紧凑的封装形式。CoWoS技术主要应用于人工智能和机器学习加速器、高性能计算以及云计算和数据中心基础设施。

图1：基础CoWoS结构示意图，展示HBM存储器、逻辑组件以及支持高性能集成的基板排列方式

CoWoS架构演进与变体

自2012年推出以来，CoWoS已经发展出三种不同的变体，每种都针对特定的性能和成本要求而设计。CoWoS-S使用大型硅Interposer，是最先进的变体，能够支持多个大型裸片和最多8个HBM堆栈。这种变体提供最短的信号路径和最高的性能集成，特别适合要求最严苛的应用场景。CoWoS-R采用不同的方法，使用基于再分布层（RDL）的Interposer和有机材料，而非纯硅材料。这种变体提供更具成本效益的解决方案，同时保持优异的性能特征。有机基板方法使CoWoS-R特别适合那些可以在绝对峰值性能与制造成本之间取得平衡的应用。最新的变体CoWoS-L引入了使用局部硅互连的模块化集成方式。这种方法支持更大的系统配置，同时提高制造良率。CoWoS-L代表了技术的未来发展方向，允许构建大规模chiplet系统，能够突破传统单裸片方法的限制。

核心架构组件

硅Interposer作为CoWoS技术的基础，提供短距离、高速信号路径，支持多个大型裸片和存储器堆栈。这个组件在保持优异信号完整性和热性能的同时，实现紧密的裸片间集成。Interposer集成了复杂的金属化层和通过硅通孔（TSV），在硅基板中创建垂直信号路由路径。再分布层在CoWoS-R和CoWoS-L变体中发挥重要作用。这些金属-绝缘体层将输入/输出连接扇出到精确位置，支持灵活路由和高效的基板面积利用。RDL技术允许设计师在整个封装中保持信号完整性的同时，优化组件的放置位置。裸片堆叠和集成能力代表另一个关键的架构元素。技术支持多个chiplet和HBM存储器配置，支持定制化的裸片组合，在提升整体系统性能的同时降低延迟和功耗。这种灵活性允许系统设计师根据特定应用需求混合搭配不同类型的处理单元和存储器配置。

图2：详细架构图，展示硅Interposer、RDL层以及三种CoWoS变体中的裸片集成核心组件

制造工艺和Assembly流程

CoWoS制造工艺包含多个高精度阶段，需要异常精确的控制和准确性。工艺从裸片准备和键合开始，已知良品裸片在集成前要经过彻底清洁和预处理。微凸点通常直径为几十微米，在每个裸片和硅Interposer之间提供电气和机械连接。这个阶段的高精度对准和热控制确保整个器件寿命期间互连性能的可靠性。Interposer assembly代表下一个关键阶段，Interposer接收在分布层和通过硅通孔。RDL作为金属-绝缘体层将信号路由到适当位置，而TSV在硅基板中创建垂直通道，将安装的裸片连接到下方的封装基板。键合工艺完成后，回流操作和初始电气测试验证所有微凸点连接的完整性。最终assembly阶段包括使用精确放置的焊球将完整的裸片-Interposer堆栈附着到有机基板上。底部填充树脂的应用增强整个assembly的热机械稳定性。热扩散器或热盖的添加有效管理散热。全面的最终测试包括电气验证、信号完整性验证和可靠性评估，确保成品模块满足所有性能规范。

图3：工艺流程图，展示四个关键制造阶段：芯片键合、Interposer Assembly、基板连接和最终Assembly，显示从单个组件到成品封装的发展过程

实际应用和未来展望

CoWoS技术在尖端计算系统中得到广泛应用，特别是在人工智能和机器学习加速器领域。英伟达的H100 Hopper架构展示了这种应用，利用CoWoS-S与六个HBM3堆栈实现超过3TB/s的存储器带宽。更新的Blackwell B100和GB200芯片通过采用CoWoS-L与十二个HBM3E堆栈进一步推进这些边界，展示了技术在未来高性能应用中的可扩展性。高性能计算代表另一个主要应用领域，CoWoS集成出现在橡树岭国家实验室的Frontier系统等百亿亿次超级计算机中。该技术使这些系统能够在热效率布局中集成逻辑裸片和高带宽存储器，支持物理仿真、气候建模和大规模AI模型训练等极端并行计算需求。网络和电信领域中，CoWoS-R通过使用RDL Interposer和有机材料，为路由器、交换机和5G基站实现SoC、交换fabric和高速PHY的成本效益集成。展望未来，台积电的路线图显示Interposer尺寸将继续扩展，超越当前3.3X reticle限制，并支持十二个或更多HBM4存储器堆栈。包含主动Interposer、桥接Interposer和系统级封装集成的混合架构将进一步扩展CoWoS能力。技术正从封装解决方案演进为综合系统级推动器，将支持下一代计算架构，在高性能计算和人工智能系统的持续发展中发挥不可替代的作用。

图4：英伟达H100处理器展示CoWoS技术在AI和机器学习应用中的实际部署

图5：未来展望图，展示HBM4集成能力和代表CoWoS技术下一步演进的先进系统架构

CoWoS技术现在已经成为AI和高性能计算架构中的核心推动技术，通过尖端堆叠和硅桥接技术提供高带宽、热效率的路径，为半导体封装技术的发展奠定了坚实基础。

参考文献

[1] R. Anjanappa, "Complete Guide to CoWoS Process," Tech. Rep., Jul. 2025.

END