湖南大学85后「国家杰青」团队，以唯一单位发Nature！

刘渊，湖南大学物理与微电子科学学院教授，博士生导师。2010于浙江大学获得学士学位，2015年于加州大学洛杉矶分校(UCLA)获得博士学位， 2017年加入湖南大学，主要从事新型半导体微纳电子器件设计、制造、加工、测量的工作。迄今共发表SCI论文120余篇，总引用为20000余次，多篇论文入选高被引论文或热点论文。入选科睿唯安全球高被引学者，《麻省理工评论》中国35岁35人，《福布斯》中国30 under 30科技精英等荣誉。并在2023年获得国家自然科学杰青基金资助。

据小编不完全统计，刘渊教授以一作或通讯已在《Nature》上发表4篇论文，今日，刘渊教授成果再次登上《Nature》，下面就让小编带大家一起观摩一下这篇最新研究成果

通过范德华层压实现单片三维逐层集成

单片三维（M3D）集成，通过在同一晶圆上依次制造多个堆叠层，克服了器件密度提高的限制，并实现了多功能层的紧密垂直互连。然而，硅基M3D集成面临的主要挑战是热预算低，上层工艺温度不能超过450°C，限制了其发展。二维（2D）半导体在M3D集成中展现出巨大潜力，其无悬浮键表面可在较高温度下预合成，然后在低于200°C的低温下物理转移，克服了热预算的限制，并确保底层器件质量。但组装多层M3D系统仍面临挑战，尤其是高温和高能工艺与二维晶格不兼容。因此，亟需开发一种低能耗的M3D工艺，既能保留二维材料特性，又能集成多个电路层。

在此，湖南大学刘渊教授课题组报告了一种替代的低温M3D集成方法，即整个预制电路层通过范德华（vdW）层压制作，其中加工温度控制在120°C。通过逐层重复vdW层压工艺，实现了垂直方向上具有10个电路层的M3D集成系统，克服了以前的热预算限制。详细的电气特性表明，在顶部重复层压 vdW 电路层后，底部 2D 晶体管不会受到影响。此外，通过vdW层间通孔垂直连接不同层内的器件，可以实现各种逻辑和异构结构，并具有所需的系统功能。相关成果以“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”为题发表在《Nature》上，第一作者为Donglin Lu。

vdW M3D系统的制造

图1a-c展示了vdW集成的制作过程。首先，在硅晶圆上预制标准电路层的所有组件。接下来，将预制的电路堆从硅晶圆上机械剥离（图1b），并使用vdW转移技术物理层叠到目标二维表面上（图1c）。因为其大面积生长和良好柔性，本文以MoS2作为代表二维半导体。层叠过程是干法，无需溶液，温度控制在120°C，确保二维半导体与其他电路组件之间的物理vdW接触，维持二维晶格的完整性。此外，所有电路堆的预制基于标准光刻工艺，兼容晶圆级M3D集成（图1d-f）。由于层压过程的低能量和低温度，vdW集成可以反复进行，实现垂直方向上多层电路的高密度M3D系统。为了验证这一点，作者将10层化学气相沉积（CVD）生长的MoS2和预制电路层逐层vdW堆叠，形成总厚度约8微米的10层M3D电路（图1g,h）。

图 1：逐层 M3D 集成流程

vdW MoS2 晶体管的测量

为了证明一步 vdW M3D 集成的低温和无损优势，作者制作了标准后门控MoS2 晶体管，并测量了集成顶层电路后的器件性能。底部测试器件采用单层 MoS2 作为沟道，50 纳米厚的金作为源漏电极进行 vdW 集成，300 纳米厚的 SiO2 作为背栅电介质，沟道宽度 W 和长度 L 分别为 10 μm 和 2 μm。（图 2a）在 1 V 偏置电压下观察到 n 型转移行为，导通比超过 106。结果表明作者的 vdW 层压工艺不会影响精密 MoS2 器件的内在特性。

作者利用vdW层压技术逐层集成了10层电路，并在每层集成后测量底层MoS2晶体管的性能。结果显示，底层晶体管在10次独立测量中表现出一致的转移曲线和稳定的输出曲线（图2a,b），没有性能下降，各层器件的电性能也一致。为说明低能量vdW过程的优势，作者还在MoS2通道上应用了传统高能量M3D工艺，发现热沉积金作为源漏电极后，器件性能显著下降，开启态电流和电子迁移率分别降至vdW集成器件的22%和29%，这是由于热金属原子轰击导致费米能级钉扎效应和肖特基势垒增加。旋涂CPVA层间介电层使阈值电压负向偏移，表明n型掺杂，这可能是CPVA链与MoS2中的硫空位形成化学键所致。蚀刻创建层间孔时，尽管通道区域被保护，晶体管仍表现出更强的n型掺杂效应。

图 2：采用不同制造工艺的 MoS2 晶体管的电气特性

vdW 的M3D连接不同层

通过层压所有重要电路元件和互连，作者可以利用M3D vdW集成实现更复杂的逻辑功能，其中晶体管位于不同层内，并通过层间通孔（ITV）垂直互连。例如，作者在不同层内连接两个MoS2晶体管，创建了一个n型金属氧化物半导体反相器（图3a）。其电压传输特性表明，在1V至5V的不同漏极电源电压（Vdd）下，电压转换非常灵敏，产生了高达96的电压增益（图3b）。这种高电压增益对于三维集成电路中的信号传输和逻辑运算至关重要。此外，通过在三个不同层中集成MoS2晶体管，作者构建了NAND和NOR逻辑功能。图3c-f显示，无论晶体管位于哪个层，都能实现所需的NAND和NOR功能，进一步证明这些器件可以独立工作，其特性不受上层电路集成的影响。

图 3：多个电路层的 vdW M3D 集成的逻辑功能

作者可通过集成多功能电路层建立异构M3D集成，不受晶格匹配或工艺兼容性限制。例如，通过垂直互连技术（vdW ITV），将顶部的传感器层与底部的NAND逻辑层连接，构建了一个能够通过光学和电气输入控制输出电压的异构逻辑传感器M3D电路（图4a-c）。在输入VinA和VinB（分别为NAND晶体管A和B的输入电压）为（0,0）、（1,0）和（0,1）时，传感器处于开启状态，启用光感应功能；当为（1,1）时，光感应功能关闭。此外，作者还将逻辑电路层叠加至存储器层，缩短器件占用空间和互连长度，实现了在存储器上的逻辑应用（图4d-f）。例如，底层的触发器SRAM可由顶层的NAND逻辑控制，使得在输入（0,0）、（1,0）和（0,1）时，SRAM可写入和读取为0；而在NAND逻辑为（1,1）时，可写入和读取为1。

图4：异构M3D集成和垂直互连

小结

总之，作者报告了一种替代的低温且无损坏的 M3D 集成方法，该方法使用逐层干层压 2D 半导体电路，从而克服 M3D 集成的热预算限制并避免较低层的性能下降。通过这项技术，所有重要的器件组件都预制在牺牲晶圆上，然后通过一步 vdW 工艺物理层压在 2D 半导体顶部。利用这种技术，作者成功地 M3D 集成了 10 层大型 2D 晶体管，其中底部 2D 晶体管在重复层压顶部电路层后不受影响。总体而言，作者的研究通过逐层 vdW 集成展示了晶圆级多层 M3D 集成系统，为制造具有更多堆叠电路层的 M3D 器件开辟了一种替代方法。

来源：高分子科学前沿

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