北京
先进制程的竞争正在进入一个新阶段。就在未来几年内，头部芯片制造商将开始量产CFET（互补场效应晶体管），这种架构把p型和n型晶体管垂直堆叠在一起，让晶体管密度几乎翻倍。
根据目前公开的数据，CFET架构预计能将封装密度提升40%，性能提升50%，效率增益最高可达70%。相比今天的横向纳米片晶体管，这无疑是一次代际跃升。
连接难题：比堆叠更难的事
但把晶体管堆起来只是第一步。真正的挑战在于，如何在堆叠结构内部完成所有垂直方向的信号线和电源线连接——包括晶体管之间、晶体管与晶圆背面的互连。这比制造栅极堆叠本身更复杂。
目前，台积电、英特尔、三星和IBM在CFET的具体实现路径上已经出现了明显分化。IBM采用顺序工艺流程，先完整制造第一组晶体管，再在其上制造第二组，两组之间略有偏移。其他几家则更多押注单片式工艺，即整个堆叠结构一次性完成。
英特尔同时在探索单片式流程和混合衬底方案——为每种晶体管选择最优的硅衬底，以提升历史上性能弱于nFET的pFET表现。台积电则采用背面栅极接触和两种垂直接触插塞，用于连接SRAM位单元中的不同功能层。三星开发了一种新型介电堆叠，用于隔离两个栅极区域。
2纳米错位就是灾难
在这些技术路线背后，多物理场仿真正在成为路径规划和良率优化的关键工具。原因很简单：CFET结构的容错空间极小。
“纳米片太小了，几乎没有变异的余地，”泛林集团Semiverse Solutions董事总经理Joseph Ervin表示。“一旦发生形变，就可能引发问题，这正是我们观察到的情况。哪怕只是2纳米的错位，也会给制造带来大麻烦。”
英特尔组装测试技术开发副总裁Lalitha Immaneni持同样看法：“每一项创新都必须与翘曲和可靠性问题做平衡。EDA生态系统在编写这些多物理场建模工具时，采用的就是这种思路。我们需要在可预测性上做得更好。如果你有数千个设计，可以建立一个数据库，然后在设计的每个里程碑——无论设计完成了90%还是60%——都能生成几个铜密度分布方案，并从中选出最优的两三个。”
换句话说，CFET的性能优势最终可能取决于材料选择和互连决策的精细程度。架构创新只是入场券，真正的胜负手在制造环节的每一个纳米级细节里。
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