PDK + Signoff-ready！Cadence AI EDA 通过英特尔 18A-P/14A 全流程认证！

英特尔代工活动现场，屏幕显示“Delivering On Our Silicon Commitments”与“intel 14A”。

Cadence宣布，其 AI 驱动的数字与定制参考流程、工具及方案，现已基于最新英特尔代工工艺设计套件（PDK），通过英特尔 18A-P 与英特尔 14A 技术认证。

双方近期已扩大面向英特尔 18A 与 18A-P 优化的设计 IP，并签署以英特尔 14A 为目标的多年设计—工艺协同优化（DTCO）协议；在此基础上，本次认证为客户提供可签核就绪（signoff-ready）的路径，以便在英特尔代工的先进节点上部署先进 AI、高性能计算（HPC）与移动 SoC。

Cadence 与英特尔代工紧密合作，共同优化工具、流程与方法学，以充分发挥英特尔 18A、英特尔 18A-P 与英特尔 14A 中的创新，包括 RibbonFET 全环绕栅极晶体管，以及 PowerVia、PowerDirect 等先进背面供电技术。通过把工艺能力与 Cadence 智能体式 AI 驱动的 EDA 产品组合及高性能设计 IP 紧密结合，客户可实现业界领先的功耗、性能与面积（PPA），同时降低设计风险并缩短上市时间。

“Intel 18A-P: Enhanced Performance”：相较 18A，18A-P 示意约 -18% 功耗与约 9% 速度提升

新认证进一步巩固Cadence对“英特尔代工加速器生态联盟”（Intel Foundry Accelerator Ecosystem Alliance）相关计划的参与——Cadence是创始成员之一，专注为英特尔代工先进节点及可互操作、可扩展的芯粒（chiplet）方案提供坚实的设计使能。Cadence与英特尔代工共同努力，确保 AI 工厂、数据中心与移动等领域客户都能获得可签核就绪的流程、IP 与封装技术，从而加快创新。

“在这个激动人心的 AI 时代，设计师正寻找新的产品差异化路径；英特尔代工与Cadence等生态伙伴的协作，将帮助客户把最雄心勃勃的想法变成现实，”英特尔公司高级副总裁兼代工服务总经理 Shawn Han 表示。“通过协同优化、经认证的设计流程以及硅验证的 IP，我们让客户更有信心在下一代英特尔代工技术上设计，达成其特定的功耗、性能与能效目标。”

经认证的数字与定制参考流程覆盖Cadence AI 驱动的实现、验证与签核全产品组合，包括综合、布局布线、时序与功耗签核、物理验证、可靠性验证以及模拟/定制设计。这些流程已针对英特尔 18A-P 与英特尔 14A 的 PDK 调优，使设计团队能以双方共同验证过的、面向可制造性、可靠性与良率的流程，快速采用英特尔代工先进节点。

作为合作的一部分，Cadence与英特尔代工还共同开发了先进封装参考设计流程，支持英特尔代工的嵌入式多芯片互连桥接（EMIB）与 EMIB-T 技术。该工作流通过省去数据转换步骤、支持并行设计活动，并提供跨管芯与封装的早期热、信号完整性与电源完整性分析，从而简化复杂多芯粒架构的集成。

此外，Cadence与英特尔代工已在英特尔 18A 上用Cadence接口与存储器 IP 完成 IP 测试芯片的硅验证，展示了Cadence IP、AI 驱动流程与英特尔代工面向供电优化的工艺技术之间的稳健互操作。该硅验证有助于客户在英特尔代工提供的各节点上选择 IP。搭载 RibbonFET 2 与 PowerDirect 第二代全环绕栅极与背面供电技术的英特尔 14A，有望在相同功耗下相较英特尔 18A 提供更高性能，使其成为下一代 AI 加速器、云与边缘 HPC、高端移动应用，以及随着时间推移航空航天与政府类设计的有吸引力的选择。

“AI、HPC、移动与先进系统创新的下一阶段，将取决于客户能多快把大胆的架构想法落到可靠的硅上，”Cadence硅解决方案事业群高级副总裁兼总经理 Boyd Phelps 表示。“我们与英特尔代工扩大合作，把Cadence AI 驱动的 EDA 产品组合、经协同优化的认证流程与平台、硅验证 IP 以及先进封装流程，与英特尔先进工艺技术结合在一起，为设计团队提供可信、可签核就绪的路径，以在英特尔 18A-P 与英特尔 14A 上达成其功耗、性能与上市时间目标。”

Cadence将在设计自动化大会（DAC）展示经认证的英特尔 18A-P 与英特尔 14A 流程、DTCO 方法学与先进封装方案，并通过技术会议与演示突出 AI、HPC 与移动市场的客户用例。有意就英特尔 14A 与先进封装项目开展早期合作的客户，可联系各自的Cadence与英特尔代工代表。