Arm最强桌面核心：Cortex X925 表现几何？

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台式机和笔记本电脑的应用场景要求CPU在各种工作负载下都能保持高单线程性能。要设计出满足这些需求的CPU核心并非易事。AMD和Intel传统上凭借高频、高吞吐量的核心以及大型乱序执行引擎来吸收延迟，主导着高性能CPU市场。而Arm则一直致力于低功耗和小面积设计，而非追求极致性能。然而，多年来，Arm不断构建更复杂的核心，并寻求进军更高性能领域的机会。2012年，Arm推出首款64位核心Cortex A57时，能够与Intel和AMD的顶级产品相媲美或许还遥不可及。而如今，这个梦想已成为现实。

Nvidia GB10 中的 Cortex X925 处理器在性能上与 AMD Zen 5 和 Intel Lion Cove 各自最快的桌面级处理器不相上下。这使得 Arm 架构拥有了一款速度足以胜任笔记本电脑市场，甚至在对性能要求极高的桌面应用中也极具潜力的核心。Nvidia GB10 采用十个 X925 核心，分为两个集群。其中一个 X925 核心的频率可达 4 GHz，其余核心的频率也紧随其后，达到 3.9 GHz。戴尔在其 Pro Max 系列产品中使用了 GB10 芯片，我们非常感谢戴尔允许我们测试这款产品。

概述

Arm 的 Cortex X925 是一款功能强大的 10 核处理器，各方面性能都非常出色。它的重排序能力比 AMD 的 Zen 5 更强，L2 缓存容量与英特尔最新的 P 系列处理器相当。与 Arm 的 7 系列处理器不同，X925 在降低功耗和缩小面积方面几乎没有做出任何妥协。它是一款从设计之初就以最大化性能为目标的处理器。

秉承 Arm 的传统，X925 提供了多种配置选项。然而，X925 取消了 A725 上提供的低成本选项。X925 的所有缓存都采用奇偶校验或 ECC 纠错机制，取消了 A725 上不进行错误检测或纠正的选项。X925 的 L1 缓存容量固定为 64 KB，不再提供 A725 上的 32 KB 选项。X925 最重要的配置选项体现在 L2 缓存上，开发者可以选择 2 MB 或 3 MB 的容量。他们还可以选择 128 位或 256 位 ECC 纠错粒度，以在面积和可靠性之间进行权衡。

X925 通过 Arm 的 DSU-120 与系统其他部分进行接口连接。DSU-120 充当集群级互连，并拥有一个容量高达 32 MB 的 L3 缓存。X925 及其 DSU 支持 40 位物理地址，这对于消费级系统来说已经足够。然而，它显然并非为服务器应用而设计，因为服务器应用通常使用更大的 48 位甚至 52 位物理地址空间。

分支预测

性能和能效的关键在于良好的分支预测。Arm 深谙此道，而 X925 也确实不负众望。它的分支预测器能够识别极长的重复模式。在测试中，分支以随机模式执行或不执行，长度逐渐增加，X925 的表现与 AMD 的 Zen 5 非常相似。自 Zen 2 以来，AMD 的核心就拥有非常强大的分支预测器，因此 X925 的测试结果令人印象深刻。

Cortex X925 的分支目标缓存也表现出色。Arm 拥有一个容量较大的一级分支目标缓存 (BTB)，每个时钟周期可处理两个分支。一级 BTB 的容量随分支间距而变化，但似乎最多可以跟踪 2048 个分支。如此大的容量使得 X925 的分支目标缓存策略更接近 Zen 5，而非之前 Arm 内核使用的 32 到 64 个条目的小型微型 BTB。对于更大的分支，X925 提供了速度较慢的 BTB 层级，最多可以跟踪 16384 个分支，并将目标延迟控制在 2 到 3 个时钟周期。可能还存在一个容量为 4096 到 8192 个条目的中级 BTB，但目前尚无法确定。

与 AMD 的 Zen 5 相比，X925 在最快的 BTB 级别下，根据分支间距的不同，其容量大致相当。Zen 5 的最大分支目标缓存容量更大，尤其是在可以使用单个 BTB 条目跟踪两个分支的情况下。尽管如此，X925 的分支目标存储容量仍然高于几年前的 Arm 核心。例如，Cortex X2 的分支目标上限约为 1 万个。

一个包含 29 个条目的返回栈有助于预测函数调用的返回值，或者用 Arm 指令术语来说，就是分支链接。与 Intel 的 Sunny Cove 及后续内核类似，如果返回点之间的间隔不够大，返回栈就无法正常工作。为了获得清晰的结果，我将测试“函数”之间的间隔设置为 128 字节。

在 SPEC CPU2017 测试中，Cortex X925 在大多数测试中分支预测准确率与 AMD 的 Zen 5 大致相当，甚至可能略胜一筹。505.mcf 和 541.leela 这两个测试对分支预测器构成持续的挑战，而 X925 在这两个测试中都表现更佳。相比之下，Intel 的 Lion Cove 则略逊于 Zen 5 和 X925。

SPEC 的浮点运算工作负载对分支预测器的要求较低，但 X925 仍然展现出其优势。它再次与 Zen 5 持平或略胜一筹。

指令获取与解码

Cortex X925 摒弃了前几代 Arm 架构的 MOP 缓存，与同系列的中核处理器 A725 类似。虽然 Cortex X925 不像 A725 那样受到严格的功耗和面积限制，但许多相同的理由仍然适用。Arm 已经通过预解码和降低时钟频率等多种措施来降低解码成本，因此 MOP 缓存显得多余。

在解码前，X925 的技术参考手册 (TRM)表明 L1I 以 76 位粒度存储数据。ARM 指令是 32 位的，因此 76 位可以存储两条指令和 12 位的开销。与 A725 不同，ARM 没有指出任何位子集对应于 aarch64 操作码。他们可能疏忽了文档编写，或者 X925 的 L1I 可能以中间格式存储指令，而这种格式无法保留原始操作码。

X925 的前端每周期可以处理 10 条指令，但奇怪的是，使用 4 KB 页面时吞吐量反而较低。使用 2 MB 页面时，只要测试代码能够放入 64 KB 的指令缓存中，它就能达到每周期 10 条指令的吞吐量。Cortex X925 可以将 NOP 指令对融合为一个 MOP 指令，但这种融合并不能使吞吐量超过每周期 10 条指令。抛开这些细节不谈，与 x86-64 架构的同类产品相比，X925 的前端每周期吞吐量较高，但考虑到 Zen 5 和 Lion Cove 架构更高的时钟频率，其实际吞吐量略低。在代码量较大的情况下，Cortex X925 的性能依然良好，直到测试代码的大小超过 L2 缓存的容量。与 X925 相比，AMD 的 Zen 5 架构依靠其操作缓存来实现单线程的高吞吐量。

重命名和分配

来自前端的 MOP 指令会经过寄存器重命名，并分配各种簿记资源，从而允许后端执行乱序执行，同时确保结果与按序执行一致。在分配资源的同时，内核可以执行各种优化以展现额外的并行性。X925 可以像之前的 Arm 内核一样进行移动消除，并且对将立即数零移入寄存器有特殊的处理。与 A725 类似，如果附近存在足够多的寄存器到寄存器的 MOV 操作，移动消除机制往往会失效。虽然内核宽度很大，但这两种优化都无法在全宽度重命名器的情况下执行，而这很常见。

与 A725 不同，X925 没有对 PTRUE 进行特殊处理。PTRUE 会设置一个 SVE 谓词寄存器以启用所有通道。A725 可以像清零一样消除 PTRUE，并且无需分配物理寄存器即可处理它。虽然这只是一个次要细节，但它确实体现了 Arm 中核和大核产品线之间的差异。

乱序执行

CPU 的乱序执行后端会在输入准备就绪时执行操作，从而保证核心在等待长延迟指令完成的同时，也能持续为执行单元提供数据。关于 Cortex X925 的重排序窗口，不同来源的信息存在冲突。Android Authority声称其为 750 个 MOP 指令。Wikichip则认为其为 768 个指令，依据是 Arm 的一份幻灯片显示 Cortex X925 的重排序能力是 Cortex X4 的两倍。测试表明 X925 可以同时处理 948 个 NOP 指令，这与上述两个数据都不符，除非 NOP 融合并非始终有效。

由于使用 NOP 指令的结果并不确定，我尝试使用各种指令组合进行测试，以规避其他资源限制。混合写入整数寄存器和浮点寄存器的指令表明，X925 最多可以在其寄存器文件中分配 448 个重命名寄存器。像 MOV r,0 这样的已知清零指令不会分配整数寄存器，但同样会达到 448 条指令的限制。我尝试混合谓词寄存器写入指令，但这些指令也同样受到 448 条指令的限制。加入存储指令后，核心可以同时执行略多于 525 条指令。加入未执行的分支指令并没有进一步提高重排序容量。因此，很难准确确定 X925 的重排序缓冲区容量，但可以肯定的是，其实际限制约为 525 条指令同时执行。这使其与 Intel 的 Lion Cove（576 条）处于同一水平，并优于 AMD 的 Zen 5（448 条）。

X925 的寄存器文件、内存排序队列和其他资源容量与 Zen 5 和 Lion Cove 相当。唯一的不足之处在于 128 位向量执行，相应的寄存器文件条目也较宽。AMD 和 Intel 的大核心拥有更宽的向量寄存器，并且有更多寄存器可供重命名。

执行单元和调度器

Arm 对 Cortex X925 的整数部分进行了布局，旨在实现高吞吐量，同时控制整数寄存器文件和调度队列的端口数量。八个 ALU 端口和三个分支单元分布在四个调度器中，这种布局最大限度地提高了常用 ALU 操作的对称性。所有四个调度器都具有两个 ALU 端口和 28 个条目。同样，每个调度器都有一个支持乘法的 ALU 流水线。分支和特殊整数操作则被分开处理，前三个调度器获得一个分支流水线，而第四个调度器则支持指针认证和 SVE 谓词操作。

aarch64 指令集包含一条 madd 指令，用于执行整数乘加运算。Cortex A725 及更早的 Arm 内核拥有专用的整数多周期流水线，可以处理 madd 指令以及其他复杂的整数指令。而 Cortex X925 则将 madd 指令拆分为两个微操作，并使用其四个支持乘法的整数流水线中的任何一个来处理。Arm 可能希望在不为每个支持乘法的流水线实现三个寄存器文件读取端口的情况下，提高该指令的吞吐量。有趣的是，Arm 的优化指南将第四个调度器的流水线称为“单周期/多周期”流水线。“多周期”现在已不再是准确的名称，因为内核的“单周期”整数流水线也可以处理具有两个周期延迟的乘法运算。在 Cortex X925 上，“多周期”流水线的特点在于能够处理特殊操作并访问浮点/向量相关的寄存器。

由于整数调度器之间的对称性，X925 的重命名器很可能对可以分配给多个调度器的操作使用简单的轮询分配方案。如果我通过交错执行依赖加法和独立加法来测试调度器的容量，X925 只能保持一半数量的依赖加法操作处于进行中。在依赖加法之后执行独立加法只会略微降低测得的调度容量。这表明重命名器会为每个待处理的操作分配一个调度器，如果目标调度队列已满，则不会扫描其他可用的调度器来寻找空闲位置，而是会暂停执行。

Cortex X925 的浮点运算单元 (FPU) 拥有六条流水线，全部都能处理向量浮点加法、乘法和乘加运算。这六条流水线也都支持向量整数加法和乘法。像 addv 这样不太常用的指令仍然由四条流水线处理。X925 的浮点调度器规模庞大，每个调度器大约有 53 个条目。作为参考，X925 的三个浮点调度器加起来的容量几乎与 Bulldozer 架构的 60 条目统一浮点调度器的容量相当。Bulldozer 架构使用统一浮点调度器来处理两个线程，而 X925 的三个浮点调度器却只处理一个线程。

尽管 X925 的向量宽度只有 128 位，但其高调度器容量和高管道数量应该能让它在向量化应用程序中获得良好的性能。

装载/存储

内存访问是现代 CPU 上最复杂、性能要求最高的操作之一。每次内存访问，加载/存储单元都必须将程序可见的虚拟地址转换为物理地址。它还必须确定加载操作应该从较早的存储操作中获取数据，还是从缓存层次结构中获取数据。Cortex X925 拥有四个地址生成单元来计算虚拟地址。其中两个可以处理存储操作。

地址转换缓存在标准的两级TLB架构中。L1 DTLB有96个条目，并且是全相联的。一个2048条目的8路L2 TLB可以处理更大的数据量，但会增加6个时钟周期的延迟。相比之下，Zen 5架构的L1 DTLB容量和相联度与Cortex X925相同，但其L2 DTLB容量更大，达到4096个条目，增加了7个时钟周期的延迟。另一个区别是，Zen 5架构有一个独立的L2 ITLB用于指令端地址转换，而Cortex X925架构则使用统一的L2 TLB来同时处理指令和数据。AMD的这种方案可以进一步提升TLB的覆盖范围，因为数据和指令通常位于不同的内存页上。

整数侧的存储转发适用于先前存储操作中包含的所有加载操作。这比之前的 ARM 内核（例如 Cortex X2）有所改进，后者只能将 64 位存储操作的一半转发到 32 位加载操作。浮点/向量侧的转发机制仍然与旧款 ARM 内核类似，并且仅适用于相对于存储地址的特定加载对齐方式。与最新的 Intel 和 AMD 内核不同，Cortex X925 在存储地址和加载地址完全匹配时无法实现零延迟转发。存储转发行为总结如下：

内存依赖关系只有在地址转换完成后才能最终确定。有些内核会在地址转换完成前进行提前检查，使用地址中表示页面偏移量的位。Cortex X925 可能就是这么做的，因为当加载和存储操作在地址的低 12 位重叠时，它的性能损失几乎可以忽略不计。

核心私有缓存

Cortex X925 拥有 64 KB 的 L1 数据缓存，延迟与 GB10 中的 A725 系列处理器一样为 4 个时钟周期，但它利用自身更大的功耗和面积优势，更有效地利用了这一容量。它采用更复杂的重引用间隔预测 (RRIP) 替换策略，而非 A725 使用的伪 LRU 策略。带宽也更高。Arm 的技术参考手册指出，L1D 具有“4 条 128 位读取路径和 4 条 128 位写入路径”。由于该核心只有两个支持存储的 AGU，因此无法在每个时钟周期内执行超过两次的存储操作。加载操作可以使用全部四个 AGU，并且可以从 L1 数据缓存中实现 64 字节/时钟周期的加载速度。这与几代以前的许多支持 AVX2 指令集的 x86-64 CPU 相比具有竞争力。然而，即使同样拥有四个 AGU，更新的 Intel 和 AMD 核心也可以利用其更宽的向量宽度和更高的时钟频率，实现更高的 L1D 带宽。

Arm 提供 2MB 8 路和 3MB 12 路的 L2 缓存选项。联发科和英伟达选择了 2MB 的选项，测试表明其延迟为 12 个时钟周期。如此低的时钟周期延迟使得 Arm 即使在较低的时钟频率下，也能与英特尔和 AMD 的 L2 缓存保持竞争力。L2 缓存读取带宽为每时钟周期 32 字节，在读-修改-写模式下，带宽可提升至约每时钟周期 45 字节。

与 AMD 类似，Arm 也将 L2 缓存严格包含在 L1 数据缓存中，这使得 L2 可以起到窥探过滤器的作用。如果传入的窥探请求在 L2 中未命中，核心可以确定它也不会在 L1 缓存中命中。

性能：SPEC CPU2017

Cortex X925 在 SPEC CPU2017 的整数运算测试中表现出色。其整数运算得分与 Intel 和 AMD 性能最高的桌面级核心相比，误差范围很小。AMD 的 Zen 5 在 SPEC 的浮点运算测试中仍然略胜一筹，但优势并不明显。使用速度更快的 DDR5-6000 内存（而非 DDR5-5600）运行 Zen 5 可以略微提高其整数运算得分，但仅提升至 11.9 分，不足以拉开与 X925 的差距。打造高性能核心需要在频率和每时钟周期性能之间取得平衡，同时保持其他各项性能的均衡。可以说，Arm 已经找到了频率和每时钟周期性能的最佳组合，使其能够与 AMD 和 Intel 的顶级产品相媲美。

深入分析各个工作负载，会发现情况比较复杂。在核心密集型工作负载中，X925 与更高频率的 Intel 和 AMD 核心不相上下。548.exchange2 和 500.perlbench 都展现了时钟频率提升的优势，Intel 和 AMD 的更高频率 8 核处理器轻松超越了 Arm 的 4 GHz 10 核处理器。但 525.x264 测试却扭转了局面。Cortex X925 能够以比 x86-64 同类产品更少的指令完成该工作负载，同时保持了显著的 IPC 优势。X925 在挑战分支预测器的工作负载中也表现出色，例如 541.leela 和 505.mcf。最后，像 520.omnetpp 这样的内存密集型测试则深受核心之外因素的影响。

性能监控计数器数据显示，Cortex X925 如何利用高 IPC 来弥补时钟频率的不足。其 IPC 是否足以匹敌 Lion Cove 和 Zen 5 取决于具体的测试，但总体而言，Arm 选择的 IPC 和时钟频率目标与 Intel 和 AMD 的目标一样可行。

SPEC CPU2017 的浮点运算工作负载测试结果令人大跌眼镜。Cortex X925 在足够多的测试中落后于 Zen 5，使得 AMD 最新最强大的核心取得了明显的胜利。而 Arm 架构则表现出色，能够与 Intel 的 Lion Cove 架构相媲美。

PMU 数据显示，X925 的 IPC 性能优于竞争对手。然而，对于 X925 来说，一些测试中，使用 aarch64 指令集完成任务所需的指令数量远高于 x86-64。Arm 需要足够大的 IPC 优势才能弥补时钟频率的不足以及工作效率的降低。Cortex X925 的确实现了较高的 IPC，但还不够高。

绘制指令计数图可以清楚地显示 Cortex X925 的情况有多么糟糕。507.cactuBSSN、521.wrf、549.fotonik3d 和 554.roms 这四个程序在 X925 上都需要执行更多指令，而且数量差距相当大。其中 554.roms 的情况最为严重，它导致 X925 执行的指令数量是 Zen 5 的两倍多。在这四个测试中，所有被测核心的平均 IPC 都远低于核心宽度，但处理额外的指令并非唯一的问题。更高的指令计数会给核心的乱序执行资源带来更大的压力，从而影响其隐藏延迟的能力。

结语

Arm 现在拥有了一款性能足以满足笔记本电脑乃至台式机应用需求的内核。他们还证明，在 4 GHz 的适中时钟频率下，也能实现如此卓越的性能。Arm 之所以能做到这一点，是因为他们在整个核心流水线的基础架构方面都做得非常出色。X925 的分支预测器速度极快，堪称一流。其乱序执行引擎也极其强大。性能损耗极少，各种权衡取舍也经过了深思熟虑。目前能够打造出如此高性能内核的公司并不多，因此 Arm 完全有理由为此感到自豪。

话虽如此，获得高性能核心只是成功的一半。游戏工作负载在消费级市场至关重要，相比于高核心吞吐量，强大的内存子系统对游戏更有益。如果DSU版本提供超过32MB的L3缓存容量选项，或许能在这方面有所帮助。x86-64强大的软件生态系统也是需要应对的另一项挑战。最后，Arm仍然需要依靠合作伙伴来实现其愿景。我期待看到Arm迎接所有这些挑战，同时不断迭代其核心产品线，以跟上AMD和Intel不断改进核心的步伐。希望更多的竞争能够为我们所有人带来更好、更实惠的CPU。

https://chipsandcheese.com/p/arms-cortex-x925-reaching-desktop

（来源：编译自chipsandcheese）

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