澜起发布首个PCIe 6.x/CXL 3.x有源电缆方案，破解数据中心互连瓶颈

电子发烧友网综合报道 日前，澜起科技正式宣布，在国内率先推出基于PCIe 6.x/CXL 3.x标准的高性能有源电缆（AEC）解决方案。这一突破不仅填补了国内高端高速互联领域的技术空白，更精准契合AI时代数据中心多机架协同的核心需求，提供了高带宽、低延迟的国产化互联方案，为国产算力基建突破“血管梗阻”难题筑牢关键支撑。

随着ChatGPT、Sora等生成式AI应用爆发，全球数据中心正加速从“单机架算力聚合”向“多机架超节点协同”迭代升级。AI大模型训练过程中，数千颗GPU需不间断进行海量数据交互，对互联链路的带宽、延迟及稳定性提出指数级增长需求，驱动机柜及相邻机柜间的互连带宽从400G向800G乃至1.6T快速演进，这一变革对数据中心内部互连技术提出了前所未有的严苛要求。

传统无源铜缆（DAC）在224 Gb/s PAM4调制模式下，传输距离仅为1-2米，虽功耗较低但距离限制显著；可插拔光模块虽能突破传输距离瓶颈，却存在功耗高、成本高昂及散热压力大等痛点。澜起科技总裁Stephen Tai指出：“数据中心向多机架复杂架构演进，使得稳定高效的系统级互连成为核心刚需。”这一行业趋势，正是有源电缆（AEC）技术加速落地的核心驱动力。

从技术演进来看，PCIe 5.0及此前标准的无源电缆已逼近物理传输极限，信号在长距离传输中衰减严重；光模块方案虽能解决距离问题，但成本居高不下且部署灵活性不足。更为严峻的是，高速互联芯片领域长期被国际巨头垄断，国产化率偏低，成为制约我国算力基建自主可控的核心短板。在此背景下，澜起科技PCIe 6.x/CXL 3.x AEC方案应运而生，精准卡位下一代数据中心互联的核心赛道。

澜起此次发布的AEC解决方案，以自研重定时器（Retimer）芯片为核心，融合多项尖端技术，构建起高性能互联链路。作为高速信号的“智能增强器”，该方案通过三大技术创新打破传输桎梏：

其一，自研SerDes技术与创新DSP架构深度融合。依托在高速串行接口领域的深厚积累，澜起SerDes技术可实现信号精准重构，搭配DSP架构的自适应均衡算法，有效抵消传输过程中的信号衰减与干扰，确保PCIe 6.0 x16模式下的稳定传输，系统时延跻身行业领先梯队。相较于PCIe 5.0，PCIe 6.0带宽翻倍至64GT/s，而CXL 3.x标准实现了内存与外设的高效共享，二者协同为异构计算提供灵活的互联支撑。

其二，采用OSFP-XD高密度接口封装。该封装形式在有限机柜空间内实现更高端口密度，精准适配数据中心机柜空间紧张的行业痛点，同时支持多规格电缆配置，可灵活满足单机架内部、跨机架等不同场景的连接需求，为超节点架构提供多样化部署选择。

其三，搭建完善的链路监控与诊断体系。方案内置全链路监测模块，可实时捕捉传输状态、信号质量等关键参数，提前预警潜在故障，大幅提升数据中心运维效率，这一特性对7x24小时连续运行的AI算力集群而言至关重要。

高速互联方案的商业化落地，生态兼容性是核心门槛。目前，澜起科技已完成该方案的全流程开发与系统验证，顺利通过与CPU、xPU、PCIe Switch、网卡等主流设备的互操作测试，完全满足数据中心超节点系统对PCIe互连的严苛要求。这意味着该方案可快速融入现有算力生态，无需对下游设备进行大规模改造，显著降低商业化落地成本。

Stephen Tai表示，澜起科技凭借在高速互连领域的长期技术沉淀，精准把握行业机遇推出此方案，助力客户从容应对下一代算力基建的挑战。未来，澜起科技将持续深耕高速互连技术，重点推进PCIe 7.0 Retimer芯片及高速以太网PHY Retimer芯片等下一代产品的研发，为国产算力基建自主化升级持续赋能。