美光3D NAND，技术路线图

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来源：内容 编译自 pcwatch 。

在2025 IEEE第17届国际存储器研讨会（IMW 2025）上，美光科技（以下简称“美光”）讲解了最新的第九代（G9）3D NAND闪存技术，并展望了下一代第十代（G10）及之后的3D NAND闪存技术（演讲编号及论文编号1.1）。我们将为您汇报此次演讲的概要。

第九代（G9）3D NAND闪存每硅片的存储容量为1Tbit，与上一代第八代（G8）产品相同，但存储单元阵列的存储密度显著提高了40%，硅片的存储密度提高了30%，而最大数据传输速度则提高了1.5倍。

第九代（G9）3D NAND闪存的有趣之处在于，字线层数为276层，仅比上一代（G8）的232层增加了19%。简单的计算意味着存储单元阵列的存储密度只会增加19%。由此可见，除了层数增加之外，通过其他创新，存储单元阵列的存储密度提升了40%。

美光存储单元阵列的存储密度（每平方毫米的位数）从第七代（G7）的17 Gbit/平方毫米增加到第八代（G8）的25 Gbit/平方毫米，再增加到第九代（G9）的35 Gbit/平方毫米。

除了增加高度外，创新之处还在于水平尺寸的减小。例如，移除了虚拟柱，这使得区块高度降低了约 14%。此外，页面缓冲器的数量从第八代（G8）的 16 个减少到第九代（G9）的 6 个，页面缓冲器的硅片面积也缩小到了 G8 的一半。这里就不赘述了，但还有其他创新。

页缓冲器 (PB) 硅片面积（相对于 G7）及其占硅片比例的趋势

气隙绝缘和局部氮化膜减少相邻电池之间的干扰

3D NAND 闪存的未来展望探讨了第 10 代 (G10) 及以后的技术挑战和解决方案。尽管继续增加层数的策略保持不变，但技术挑战将持续变得更加艰巨，就像攀登无限长的螺旋楼梯一样。停下来不是一种选择。

3D NAND闪存技术路线图

首先，简单的高层结构（增加字线层数）会增加用于开孔用于存储器通孔（通道）和支柱等的蚀刻的纵横比（AR）。虽然已经开发出支持高纵横比的基本技术，例如低温蚀刻，但我们希望以不导致成本增加的方式使用它们。

在第九代（G9）中，存储单元堆栈高度超过 13 μm，由两层（层）组成，因此简单计算得出每层高度为 6.5 μm。如果假设存储孔的直径为 0.15 μm（150 nm），则纵横比超过 43。

因此，将字线金属和字线之间的绝缘膜减薄，以抑制高度的增加，但这会导致相邻的存储单元晶体管的上下距离更近，从而增加电干扰。

为了解决这个问题，美光公司在绝缘膜中引入了气隙，并将覆盖存储器通孔整个侧壁的氮化膜（将成为栅极绝缘膜的一部分）限制在单元晶体管的栅极朝向部分，从而抑制了上下相邻单元之间的干扰。美光公司将此称为“Confined SN”。这项技术有可能被应用于第十代（G10）3D NAND闪存。

“Confined SN”技术可降低相邻单元之间的干扰。左侧为结构图。蓝色部分为字线（栅极）金属，白色部分为气隙。黄绿色部分为绝缘膜，略深的绿色部分（垂直线）为隧道绝缘膜。右侧为用电子显微镜观察到的单元串横截面图像

通过采用“Confined SN”，编程时间比传统方法缩短了10%，相邻单元之间的耦合电容减少了约一半。存储单元反复重写（擦除和编程）时的存储窗口（阈值电压差）即使在10,000次循环后也几乎没有性能下降。

引入“Confined SN”技术的优势。左图 (a) 显示编程时间的减少（相对值），中图 (b) 显示相邻单元之间的耦合电容（相对值），右图 (c) 显示由于重复重写循环导致的内存窗口变化

美光公司将在不久的将来采用晶圆键合技术

我们再来看看外围电路和存储单元阵列的几何布局。不仅美光，各大 3D NAND 闪存制造商都在其最新一代产品中采用了一种名为“阵列下 CMOS（CuA）”的技术，该技术通过将存储单元阵列布局在 CMOS 外围电路之上来减少硅片面积。

然而CuA技术的弱点在于，存储单元阵列的形成过程是在CMOS外围电路制造完成后才开始的，而存储单元阵列的高温处理会降低CMOS外围电路的性能。

一种解决方案是分别制造CMOS外围电路晶圆和存储单元阵列晶圆，然后将它们键合在一起。虽然这会增加晶圆键合的成本，但可以优化外围电路和存储单元阵列的性能。

美光公司估计，随着每一代新技术的推出，晶圆键合的成本将会下降，而单片制造的CuA的成本将会上升，在不久的将来，晶圆键合的成本将低于CuA。

CMOS外围电路晶圆与存储单元阵列晶圆键合在一起。（a）左侧为结构图。（b）右侧为单片CuA成本与晶圆键合成本对比。成本分别绘制了性能导向型产品、主流产品和注重容量扩展的产品。对于性能导向型产品，晶圆键合在早期阶段具有成本优势

NAND闪存存储原理从电荷捕获到铁电极化的变化

如上所述，字线的层数增加了，字线（栅极）金属以及线间的绝缘膜也变得更薄。如果继续进行这种创新，一个主要问题就是介质击穿。由于在编程和擦除过程中电极上施加了相对较高的电压，因此介质击穿很可能成为一个问题。

这是增加堆叠带来的挑战和应对措施的一个例子。通过缩短字线层之间的距离，垂直高度（堆叠高度）会降低。这增加了单元晶体管内部发生介质击穿的可能性。作为应对措施，我们将传统的氮氧化物薄膜（电荷捕获膜）替换为铁电薄膜。反转铁电薄膜极化所需的电压远低于NAND闪存，因此介质击穿的风险显著降低

一种可能的解决方案是将存储原理从“电荷陷阱”改为“铁电极化”。将捕获电荷的氮氧化物薄膜改为铁电薄膜。铁电薄膜的极化方向与高低逻辑值相匹配。反转铁电薄膜极化（将极化方向改变180度）所需的电压明显低于NAND闪存。这消除了绝缘击穿的风险。

未来，提升3D NAND闪存密度的“更高堆叠”原则将变得更加困难。虽然存在诸多应对措施，但在某些情况下，这些措施本身会引发其他问题的恶性循环。机器学习/人工智能的快速发展进一步推动了对更高密度（降低单位存储容量成本）3D NAND闪存的需求。目前，我们可能会继续同时开发多种基础技术，并进行选择，以持续改进3D NAND闪存。

https://pc.watch.impress.co.jp/docs/column/semicon/2019325.html

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