北京
半个世纪了。神经动力学系统从理论提出那天起，就卡在同一个问题上：要精度，就得牺牲速度；要实时，就得放弃建模深度。这道选择题，今天被一块0.28平方毫米的芯片改写了答案。
北京大学杨玉超教授团队联合中科院上海微系统所宋志棠研究员团队，在《科学》杂志甩出了一份答卷——全球第一款基于相变忆阻器的毫秒级神经动力学系统芯片。单步运算时延压到了2.12毫秒，神经动力学硬件系统首次被推进毫秒时代。原文里那句“A sub-10-millisecond neural dynamical system based on phase change memristors”，标题就直接亮出了底牌：亚10毫秒，我们做出来了。
别小看这个数字。传统方案里，神经动力学系统要在物理世界建模、计算成像这些场景跑起来，频繁的读写、乘法运算、缓存访问、数据搬运，哪一步都是能耗黑洞。这块芯片走了一条完全不同的路线，团队提出“可控存内计算”新范式，把相变存储器的电导漂移和多级电导特性，直接和神经动力学算法揉在一起。存内计算与步长漂移阵列总面积只有0.28平方毫米，采用40纳米工艺，运行频率50MHz，单步积分9级流水，2.12毫秒一次迭代。
具体怎么做到的？三个关键点：
第一，相变型忆阻器的“可控存内计算”难题被正面突破。这是该领域长期悬而未决的国际难题。团队通过精确调控器件电导漂移，构建了原位存内计算机制，系统性地把器件物理特性变成算法加速器，而不是障碍。
第二，自适应积分步长的原位搜索。神经动力学系统里，步长选大了精度丢，选小了计算慢。这块芯片能在计算过程中自己搜索最优步长，等于给算法装了个自动挡。
第三，多级电导的存内乘累加计算。乘累加是神经计算的核心操作，传统架构里数据得在存储和计算单元之间来回跑，这块芯片把计算嵌进存储里，省掉了大把搬运开销。
实验结果很直白。跟当前最先进的专用加速器（ASIC）比，在相同神经动力学运算任务上，速度提升3.82到36.27倍，功耗降低11.75到24.73倍。更扎眼的是对比NVIDIA A100 GPU的场景——脑皮层表面重建这种高保真脑建模任务里，提速50.38到478.18倍。不是百分之几十的优化，是几十倍到几百倍的代际差。
这个数据直接指向一个应用场景：脑机接口。目前脑机系统主要做信号识别，比如读到你想动左手还是右手。但团队在论文里指向了更深一层的需求——未来脑机接口不仅要读信号，还得实时理解大脑状态、预测神经动力学演化、根据反馈闭环调控。高保真脑建模如果能以毫秒级速度运行，提供的就是个体化、动态化、可解释的脑状态模型。脑机系统从“识字”升级到“阅读理解”，这条路径被这块0.28平方毫米的芯片打亮了。
值得一提的是，这项工作已入选“面向2030北京大学重大培育项目”，并得到了新基石研究员项目、国家重点研发计划、国家自然科学基金、广东省存算一体芯片重点实验室、深圳市重点产业研发计划等支持。从资金到平台，这条线已经铺了多年。
半个世纪前神经动力学系统诞生时，大概没人想到，解题的钥匙会藏在一类叫相变忆阻器的器件里。今天这块芯片的意义，不只是把时延压到2.12毫秒，而是证明了存内计算可以从纸面走向硅片，从理论推进到比GPU快几百倍的实测数据。下一波脑计算芯片的路线之争，又多了一个实力派选手。
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