2nm以下芯片制造的悖论：摩尔定律正在失效

理论上，在一块晶圆尺寸的芯片上集成的晶体管越多，芯片处理数据和存取内存的速度就越快。但理论与现实正在逐渐背离。

从历史上看，实现这一目标的最佳路径是缩小晶体管、金属连线和存储单元的尺寸。然而在2nm及以下制程，这一方法正面临严峻挑战。连线极度细化后，RC延迟成为显著瓶颈；长期作为缓存基础的SRAM缩放速度远远落后于数字逻辑的缩放；这进一步限制了单颗晶圆尺寸芯片所能容纳的内存容量。更棘手的是，由于制造过程中数百乃至数千个工艺节点以及数十种设备引入的工艺偏差，在晶圆厂实现稳定良率愈发困难。

"缩小尺寸带来更高性能、更低功耗和更高晶体管密度，这是业界的期望，"Synopsys公司工程副总裁Abhijeet Chakraborty表示，"但真正的挑战在于能否兑现这一承诺。10%至15%的性能提升和20%至30%的功耗降低，对于注重每瓦性能的应用极具吸引力。但能否真正实现？这背后存在大量挑战和考量，也有实实在在的良率和可制造性问题。"

制造工艺是一个持续演进的过程。随着工艺成熟，晶圆厂可以逐步放宽设计规则，EDA和设备厂商也能为每个工艺节点开发相应的规则和例外处理机制。但在每一个5nm以下的新节点，尤其是2nm及以下，这一成熟过程所需的时间越来越长。

"余量已成为2nm和18A节点中竞争最激烈的资源，"proteanTecs公司CTO Evelyn Landman表示，"需要为工艺偏差、热效应与环境效应、负载压力、潜在缺陷及老化留出足够余量。将所有因素聚合为单一最坏情况保护带已不再可行。静态保护带既牺牲了性能和功耗，又无法应对真实的现场条件。唯一可持续的方法是直接测量保护带——在真实负载下对时序余量进行实时、高覆盖率的监测，并在产品全生命周期内持续管理。"

AI数据中心大规模建设从根本上改变了2nm及更先进制程下芯片设计和制造的格局。由于单颗晶圆尺寸芯片上的可用面积不足以满足生成式AI和智能体AI所需的数据处理量，业界正将重心从单芯片设计转向多芯片小芯片（Chiplet）封装方案。

多芯片封装带来了全新的权衡取舍。面积不再是主要制约，但数据的调度与传输变得更加复杂。在20埃或更小的尺寸下，跨Chiplet的长距离信号驱动电阻增大、功耗上升，进而加剧封装内的热问题。热点的出现还会加速电迁移，阻碍数据传输。

"工作负载现在是一等设计约束，"Landman补充道，"大语言模型的训练和推理模式会在硅片上产生高度不均匀的应力。时间突发、局部热点和长时间应力模式，即使在完全相同的硅片上也可能产生截然不同的结果。"

在材料创新层面，从钨到钼的转变已在NAND、DRAM字线和低层逻辑互连中推进，钴到钌的转变也将在特定领域落地。集成光子学随着大型AI系统的兴起获得了更多关注，有望为高速数据传输提供新路径，但其材料体系的复杂性仍是挑战。

在晶体管架构演进方面，10埃节点可能是最后一个使用全环绕栅极FET（GAA FET）的节点。此后，互补FET（CFET）将接棒登场——它将nFET和pFET垂直堆叠在一起，而非并排排列。

"CFET将nFET和pFET叠放，这带来了前所未有的结构复杂性和互连复杂性，"Lam Research公司Semiverse Solutions业务首席AI官兼公司副总裁David Fried指出，"背面供电分配等大量设计都需要为之重构。CFET的复杂性将渗透到技术的方方面面，它不仅仅是晶体管层面的创新。"

在封装形态方面，矩形面板正逐渐取代300mm圆形晶圆，成为大规模制造Chiplet的更经济选择，因为矩形面板可容纳更多芯片，工艺标准化也更加容易。混合键合技术也在持续成熟，Die-on-Wafer方式更适合尺寸各异的器件组合。

在定制化趋势上，各大晶圆厂正通过不同方式满足客户差异化需求：Intel Foundry在低层金属中整合基础互连，并在此之上提供可定制的附加金属层；TSMC推出NanoFlex标准单元架构；Samsung计划提供定制HBM；Rapidus则通过Die-on-Wafer和Die-on-Panel方式实现深度定制。

在光刻技术上，高数值孔径EUV（High-NA EUV）和曲线形图案（Curvilinear Patterning）正成为提升精度、降低成本的重要工具。Intel 18A已支持EUV单次图案化，14A节点则在探索以High-NA EUV替代多次低NA EUV曝光，以简化工艺流程。

混合搭配不同类型单元也是降低成本的有效手段。"现在有更多种类的标准单元可供选择，工具需要足够智能，在高性能单元和低功耗单元之间做出最优权衡，"Synopsys的Chakraborty表示。

"我们仍将坚持平面工艺，"Fried总结道，"每个工艺都有其参数和变异性。随着工艺数量和参数的激增，我们必须借助先进系统和物理模型——即虚拟硅——来管理所有这些数学关系。数学本身没有变，但规模大了很多。"

从单纯缩小数字逻辑尺寸，到关注数据移动效率，"超越摩尔"设计已成为AI/HPC数据中心乃至未来高性能边缘计算实现性能目标的唯一出路。

Q&A

Q1：2nm及以下制程面临哪些核心挑战？

A：在2nm及以下制程，主要挑战来自三个方面：一是金属连线极度细化导致RC延迟显著增大；二是SRAM缩放速度远落后于数字逻辑，限制了片上缓存容量；三是工艺变异点大幅增加（涉及数百乃至数千个工序和数十种设备），导致良率下降、制造成本上升。此外，如何在保留足够余量以应对热效应、老化等因素的同时，维持性能和功耗指标，也是极大的工程挑战。

Q2：什么是CFET，它和现有晶体管架构有何不同？

A：CFET（互补FET）是继FinFET、全环绕栅极FET（GAA FET）之后的下一代晶体管架构。与此前nFET和pFET并排排列的方式不同，CFET将两者垂直堆叠在一起，从而在相同面积内实现更高的晶体管密度。但这也带来了前所未有的结构复杂性：材料之间的间距更小、互连设计需要全面重构，背面供电分配等多个技术领域都需要随之调整，是一项涉及整体架构的系统性创新。

Q3：为什么芯片行业开始转向Chiplet多芯片封装方案？

A：单颗晶圆尺寸芯片的面积已不足以满足生成式AI和智能体AI对海量数据处理的需求，继续在单片上堆砌晶体管的收益越来越低。Chiplet方案将多个功能芯片通过先进封装技术组合在一起，可灵活搭配不同工艺节点和功能模块，在提升整体性能的同时降低成本。不过，这也带来了新挑战：数据在芯片间的传输延迟、热分布不均、以及多芯片协同调度的复杂性都需要专门解决。