博通的3D封装明牌

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鉴于需要减少组件之间的延迟，以及将越来越多的电路塞进插槽中用于计算引擎和网络专用集成电路，芯片设计师必然会走出二维世界，开始堆叠组件。

我们已经实现了DRAM内存的垂直堆叠，采用HBM堆叠技术。考虑到内存芯片的功耗远低于负责数据传输和计算的ASIC芯片，这种技术相对简单。我们采用了所谓的2.5D堆叠技术，该技术应用于中介层，用于将GPU和XPU等组件与HBM堆叠内存互连。AMD在其Epyc CPU中率先采用了L3缓存芯片的3D堆叠技术。现在，英特尔和AMD已在各种CPU和GPU中普遍使用3D堆叠技术来存储缓存。我一直很疑惑，既然3D堆叠技术允许在不减少缓存容量的情况下，将更多计算核心集成到插槽中，为什么它还没有成为行业标准呢？

我们想要采用垂直技术的原因显而易见，就像业界正在制造越来越大的插槽，采用 2.5D 互连技术，从而创造出由多个芯片组成的虚拟且更大的 2D 芯片一样，其原因也显而易见。

在高性能计算（HPC）和现在的人工智能（AI）系统中，将四到八个GPU或XPU集成到系统主板上已经是十多年来的常态。但博通公司负责3.5D超高维度系统级封装（XDSiP）芯片堆叠技术的产品营销副总裁Harish Bharadwaj告诉The Next Platform，通过片外连接互连这些计算引擎——这其中存在诸多弊端——会消耗每比特3到5皮焦耳的电能。

如果将包含四个计算引擎的系统主板简化成一个插槽，那么使用芯片间互连连接这些计算单元，每比特的功耗将低于 0.2 皮焦耳。显然，插槽内部的走线距离比使用主板走线更短，这既降低了延迟，也降低了功耗。由此产生的插槽可以（而且通常也确实）通过主板和高速互连进一步扩展，因此对于系统架构师来说，这并非终点。但显然，你需要尽可能制造出性能最高的插槽，因为它才是真正的计算单元。

因此，无论其复杂性和成本如何，3D堆叠技术都势在必行。博通与客户合作开发的典型3.5D XPU包含多个堆叠的计算芯片（而非单个），并且还包含多个HBM内存堆叠。最初的3.5D XDSiP最多可容纳12个HBM内存堆叠，而博通一直在努力提高这一数字。

我推测，原因在于XPU厂商希望推迟HBM架构的更新换代，更多地使用成本更低的HBM内存来获取容量和带宽。例如，我们看到谷歌在其最新的TPU 8 XPU中采用了HBM3E内存，而非更新的HBM4内存；SambaNova Systems在其SN50 RDU中也采用了HBM2E内存，以保持其低成本和深度。（据我们所知，谷歌委托博通公司协助其在台积电代工厂完成“Sunfish”TPU 8t的芯片制造，但并未采用3.5D XDSiP工艺。）

我们知道，富士通正在研发其未来的“Monaka”Arm服务器CPU。早在2023年3月，我们就曾深入研究过这款CPU ，现在我们知道它将拥有144个Armv9-A核心，采用2纳米和5纳米芯片混合制造工艺。Monaka芯片已经生产了少量样品，富士通在两年前将3D计算芯片堆叠技术添加到Monaka设计中后，于今年2月底从博通实验室取回了这些样品。

以下是 Monaka 样本的样子：

目前还不清楚富士通将如何实现博通的 3.5D 超大尺寸系统封装 (XDSiP) 芯片堆叠技术——该公司打算在 2027 年 Monaka 芯片发布时再做说明——但 Bharadwaj 表示，富士通正在将一个采用 2 纳米工艺的计算芯片堆叠在另一个采用 5 纳米工艺的计算芯片之上。

Bharadwaj表示，还有六家公司在其定制AI XPU设计中采用了3.5D XDSiP技术。这六家XPU制造商中，亚马逊网络服务（AWS）的Trainium4预计将于今年年底发布，但可能要到2027年才能大规模部署；Meta Platforms的MTIA 500也预计将于2027年发布。但这只是推测。

Bharadwaj解释说：“关键在于，使用3.5D XDSiP的客户要确保顶层芯片采用最先进的硅工艺节点，以便实现最高的计算性能。有些客户采用3纳米工艺覆盖3纳米芯片，有些采用2纳米工艺覆盖3纳米芯片，甚至有些采用1.4纳米工艺覆盖3纳米芯片。这种工艺还在不断发展。关键在于，将高性能计算芯片放在顶层有利于散热，然后将SRAM、一些低活动计算芯片和互连芯片放在底层，这样既能减少热量，又能保证散热。”

Bharadwaj 表示，博通公司已经研发 3.5D XDSiP 技术五年多了，这与 AMD 与台积电共同创建和开发的“面对面”3D SoIC 方法不同，例如，AMD 曾使用这种方法将 L3 芯片堆叠在计算芯片之上，并通过芯片上的引脚将它们互连。

以下是面背式 3D SoIC 方法的示意图：

密切关注TSV密度。Bharadwaj表示，目前采用背对背连接方式，信号密度大约为每平方毫米1500个信号，这意味着芯片设计人员必须仔细考虑上下芯片的架构以及它们的连接方式。

如果将芯片堆叠在一起，两个芯片上的金属层已经对齐，因此在二维芯片设计中无需任何特殊处理即可实现这一点。只需要一种粘合剂将它们连接起来，博通和台积电一直在合作开发这种粘合剂，用于制造3.5D XDSiP。例如：

采用 3.5D XDSiP 技术后，两个芯片之间的信号密度几乎提高了一个数量级，每平方毫米有 14,000 个信号。

因此，目前已有一款CPU和六款XPU计划采用这项技术。富士通不会是首家出货的厂商，但据博通公司称，这六款产品中至少有一款将于2026年下半年出货。

（来源：编译自nextplatform）

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