不用EUV，也能做3nm？

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在过去几十年的半导体演进中，可以说每一次微缩，都离不开光刻能力的加持。从DUV到EUV，从193nm到13.5nm，再到High-NA EUV，整个产业链围绕着一个核心变量不断演进——如何用更短的波长，在硅片上刻出更细的线条。但是一个不争的事实是，光刻，正在变得过于昂贵、过于复杂，也过于不可替代。

随着工艺制程的不断微缩，晶圆的价格也在直线攀升，5nm/3nm的晶圆价格已突破 20,000 美元，到了2nm预测单片晶圆价格将达到 30,000美元的历史高位。价格飞涨的核心原因是先进制程图形化的极高难度。一台EUV光刻机价格超过1.5亿美元，交付周期长达一年以上，High-NA EUV则更贵，且全球仅有ASML一家供应商。在AI算力爆发的背景下，这一瓶颈正被进一步放大。

也正是在这样的背景下，一家来自瑞典隆德的初创公司——AlixLabs，提出了一条完全不同的路径：不是把图形刻出来，而是把图形“分裂出来”。该公司打算利用他们的APS（原子层刻蚀节距分裂） 技术，试图在无需EUV的情况下实现5nm甚至3nm的图形化。

技术的起因，一个实验室偶然发现

2015年圣诞节前后，在瑞典隆德大学的实验室里，一项原本并不起眼的实验，意外打开了一条新的技术路径。

瑞典隆德大学的研究人员试图缩小表面纳米线的尺寸，却观察到一个反常现象：这些纳米线不仅变细了，还“分裂”成了两根更细的结构。首席研究员乔纳斯·桑德奎斯特很快意识到这非同寻常，对于熟悉半导体工艺的人来说，这一现象的意义极为明确：它等价于一种天然的多重图形化。这一发现为非光刻手段实现微缩（Scaling）提供了理论可能。

原子级刻蚀把一条线劈成了两条

在EUV尚未成熟的年代，行业依赖SADP（自对准双重图形化）和SAQP（四重图形化）来继续推进微缩。但这些方案的代价，是指数级增长的工艺复杂度。

2019年，乔纳斯·桑德奎斯特与联合创始人阿明·卡里米和斯特凡·斯韦德贝里共同创立了Alixlabs公司，总部位于隆德。而后他们继续将这项技术发扬光大。

AlixLabs的核心技术，是基于原子层刻蚀（ALE）的延伸。与更为成熟的Atomic Layer Deposition（ALD）类似，ALE同样是一种自限制过程，但方向完全相反：ALD是逐层添加原子，而ALE则是逐层去除原子。

这种原子级减法，带来了三个关键能力：第一，极致的尺寸控制能力。每一步刻蚀都在原子尺度上进行，使得CD控制进入亚10nm区间成为可能。第二，形貌自对准能力。纳米结构的侧壁本身，可以在刻蚀过程中充当天然掩模。第三，三维结构保真度。相比传统刻蚀，ALE对复杂结构（如FinFET、GAA）更加友好。

绕过EUV，APS的水平几何？

在此基础上，AlixLabs提出了核心工艺：APS（Atomic Pitch Splitting，原子层间距分裂）。它的本质是利用ALE，将已有图形复制+分裂，实现密度倍增。从结果上看，它类似于SADP/SAQP，但路径完全不同：EUV是将更短波长直接刻，成本较高；SADP/SAQP多次光刻+沉积，工艺复杂；APS刻蚀驱动分裂，工艺相对简化。

如下图所示，在均实现Pitch减半（40nm → 20nm）的结果下，传统的SADP需要光刻、光刻胶处理、氧化层沉积、Spacer刻蚀、硬掩膜刻蚀、清洗等多个步骤。而AlixLabs的技术只有光刻和APS两步。且APS做出来的结构质量是OK的，线条均匀性、垂直度不输传统工艺。

APS与传统SADP的比较

Alixlabs也演示了APS如何嵌入真实工艺流程，其大致的流程是：NIL（纳米压印）→ 清理残胶 → 图形转移 → 去胶 → APS，即先用传统方法做出还不够细的结构，再用APS在已有结构上做原子层刻蚀分裂，结果能够实现从205 nm → 109 nm，直接减半，而且无须光刻。

APS如何嵌入真实工艺流程

而且很重要的一点是，APS并非局限于某一特定节点的“局部优化工具”，而是一种具有普适性的结构缩放能力。从100nm到20nm，不同初始间距下的实验结果均显示，APS能够稳定实现约2倍的间距压缩，并同步缩小线宽。

100nm → 54nm → 32nm → 20nm，每一列都实现了“间距近似减半”

2024年成功在硅（Si）基底上实现了基于 EBL 的 APS图形化，实现了从化合物半导体向主流硅基半导体的跨越。从实验结果来看，APS在硅基材料上实现了10nm级CD与12.5nm级half-pitch，这一指标已经逼近Low-NA EUV的能力范围。尽管在极限尺寸和线边粗糙度上，High-NA EUV仍具优势，但APS所展现出的“接近EUV性能 + 显著更低成本”的组合，使其具备成为部分工艺层替代方案的潜力。

APS vs 全行业最主流的三条先进制程路径

更具颠覆性的在于，APS并非只能实现单次间距分裂，而是具备可重复调用的“层级缩放能力”。通过两次APS处理，原始约95nm的结构可被压缩至20nm级别，相当于传统四重图形化（SAQP）所实现的效果，但路径却大幅简化。这意味着，先进制程中的“多重图形化”，可以从依赖复杂工艺堆叠的工程问题，转化为基于原子层刻蚀的物理过程问题。下图右侧展示的5nm级结构及接近晶格尺度的原子排布，也表明该技术已经逼近材料极限，为未来sub-5nm甚至更先进节点提供了新的可能路径。

APS不仅能“×2”，还能“×4”

据悉，AlixLabs已经完成了300mm APS设备的开发，并在其位于隆德的洁净室中实现稳定运行。

APS是纳米压印光刻（NIL）的强力补充，可以扩展密集的线条图案分辨率。可以作为传统多重图形化技术（如 SADP、SAQP 和 LELE）的替代方案，具有降低成本、提升分辨率和更好可持续性的潜力。

“我们估计，APS有望将尖端逻辑和存储器晶圆的制造成本降低高达每层掩模40%，同时提高生产效率，”Sundqvist补充道。

大厂站台，产业化实现关键突破

这家初创公司与英特尔合作，近期在体硅上成功演示了无需使用极紫外光刻（EUV）技术的12.5纳米半间距鳍片结构。这些尺寸与目前3纳米级的尖端逻辑芯片尺寸相同。“我们的使命是打造能够帮助那些无法使用EUV设备的公司将生产规模缩小到5纳米及以下的设备。通过消除对EUV光刻技术的依赖，我们为业界提供了一条通往更可持续、更经济高效的高密度芯片生产之路。”Sundqvist表示。

2025年，AlixLabs与联电（UMC）合作进行晶圆级演示，使用浸没式氟化氩（ArFi）光刻技术，成功实现了 19nm 的半节距（Half Pitch）。

根据 AlixLabs 2026 年的最新展望，APS的应用触角已经延伸到了半导体制造的每一个关键角落。除了经典的线条节距分裂，它正在攻克三大新高地：通过对 Vias（通孔） 的精确处理，APS解决了多层电路互连的瓶颈。从硬质的 Hard Mask 到极具挑战性的 Photoresist（光刻胶），APS 将证明原子层刻蚀（ALE）极高的灵活性。

要颠覆传统光刻模式，仅有工艺是不够的，必须有匹配的设备支撑。AlixLabs 披露的设备路线图显示，其商业化进程已进入快车道：Alpha 级设备已可进行 300mm 晶圆演示，完成了从0到1的物理突破，能够实现现货供应；具有自动化集群能力的 Beta 级工具即将在 2026 年 Q3 交付，这将是其技术进入半导体代工厂先导线的入场券；Gamma平台则针对的是HVM（大批量生产），目前处于概念设计阶段。

结语

总的来说，对于那些无法获得EUV配额，或难以承受其高昂资本与运营成本的晶圆厂而言，APS提供的，不仅是一种替代方案，更是一条现实可行的“第二路径”。

当然，APS并不会在短期内取代EUV。对于最前沿节点，尤其是High-NA EUV所瞄准的极限尺寸，光刻仍然是不可替代的核心工具。但在大量非关键层以及成本敏感的应用场景中，APS有望成为一种更具性价比的解决方案，与光刻技术形成长期共存的格局。

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