原子层沉积技术，至关重要

公众号记得加星标⭐️，第一时间看推送不会错过。

原子层沉积和混合介电材料如何重新定义人工智能时代半导体的可靠性和可扩展性。

人工智能工作负载正推动半导体设计走向一个全新的阶段，传统的尺寸缩放策略已难以为继。过去通过缩小晶体管尺寸实现的性能提升，如今越来越依赖于器件的堆叠、互连和隔离方式。晶体管尺寸缩放仍然重要，但先进的器件架构已无法满足数千瓦级人工智能系统对功率密度和带宽的需求。

其结果是，人们对材料的依赖性日益加深，这些材料必须在日益极端的条件下保持电学、机械和化学稳定性。薄膜介电层、共形金属势垒和原子级界面如今在决定功率效率、信号完整性和长期可靠性方面发挥着积极作用。随着人工智能加速器尺寸和复杂性的不断增加，这些薄膜必须在更高的纵横比、更小的间距、更高的温度和更苛刻的集成步骤下才能正常工作。

ASM International首席执行官Hichem M'Saad表示：“二维尺寸缩小技术正接近极限，因此器件正在向三维方向发展。一旦朝这个方向发展，就能通过使用新材料获得更好的性能。”

由此带来的架构转变将材料工程提升至半导体发展的核心地位。栅极介质、刻蚀停止层、衬垫层、成核膜和封装材料不再被视为被动单元工艺。它们会影响器件性能、互连性能和整体系统特性。实现高性能越来越需要能够逐层控制物质沉积的沉积技术。

原子层沉积（ALD）已成为应对这些挑战不可或缺的技术，尤其是在前端工艺方面。ALD并非新技术，但随着器件尺寸接近薄膜原子数量成为限制因素的尺度，其重要性也随之飙升。高介电常数栅极介质、间隔层、衬垫层、成核层和功函数材料均受益于ALD的埃级厚度控制。后端互连（BEOL）也采用ALD来制备扩散阻挡层、盖层和刻蚀停止层，这些工艺的纵横比超过了传统物理气相沉积（PVD）或等离子体增强化学气相沉积（PECVD）的工艺范围。

与视线沉积不同，原子层沉积（ALD）的顺序表面反应能够使每个原子层均匀形成，即使在深而窄的结构中也是如此。这种精确性为制造具有特定电学、机械或热学性能的全新化合物和纳米层压材料开辟了道路。在实际应用中，它使代工厂能够制造出其他任何方法都无法制造的介电薄膜和阻挡薄膜。

Synopsys公司的研究员Victor Moroz表示：“原子层沉积（ALD）正变得越来越必要，尤其是在全包围栅极（gate-all-around）技术中。它通过逐个原子地构建结构，观察表面反应以及下一个原子的附着方式。你需要调整化学性质，使扭折位点更具吸引力，从而实现单层生长。”

对于这些结构而言，均匀性不仅仅是便利性，更是基础。即使原子层沉积（ALD）厚度出现微小变化，也会影响静电控制，或引入漏电通路，这些通路会在数十亿个晶体管中累积。

“这些结构变得越来越复杂，” Lam Research旗下Semiverse Solutions的总经理Joseph Ervin说道。“三维几何形状使得确保薄膜的保形性极具挑战性。当然，你可以搭建并测试它，但这需要大量的迭代才能成功。我们利用仿真来探索这方面，例如模拟薄膜在结构上的沉积过程以及物质在表面的扩散方式，从而缩短设计周期，更快地找到解决方案。”

“在晶体管层面，共形性至关重要，”莫罗兹补充道。“相邻沟道之间只有大约10到11纳米的空间，你必须从两侧共形地沉积介质层。这每侧大约需要2.5纳米，所以只剩下5到6纳米的空间用于金属沉积。你必须先沉积介质层，然后再在这狭小的空间内沉积金属。”

为了达到如此高的精度，其他沉积技术正在发展成为互补的解决方案。“我们可以称之为溅射外延生长，”冯·阿登公司半导体和精密光学副总裁迈克尔·施耐德说道，“圆盘每旋转一周，薄膜厚度就会增加大约一个单层，也就是大约0.1纳米。这可以极其精确地控制薄膜的厚度。”

溅射外延并不能取代原子层沉积（ALD）用于制备共形结构，但它为需要在大面积范围内实现均匀应力和厚度控制的平面或对称层提供了一种替代方案。这体现了多种薄膜制备方法如何相互融合，以实现不同几何形状的原子级均匀性。

原子层沉积（ALD）表面化学的显著特点是其自限制表面化学性质。薄膜通过交替的前驱体脉冲逐层生长。每个脉冲都与表面终止位点发生反应，直至完全消耗，从而即使在深而窄的结构中也能实现极其均匀的沉积。

“摩尔定律目前越来越受到新材料的影响，”M'Saad说道。“沉积新材料的最佳技术是原子层沉积（ALD），因为它具有自限制特性，这使得创新和创造新材料成为可能。”

这种机制非常适合处理复杂的几何形状，但也带来了独特的工程挑战。化学反应必须确保表面完全覆盖，同时避免不受控制的成核。轻微的污染或不理想的反应动力学都可能导致薄膜不连续，并且这种不连续性会随着每个循环而加剧。

“在这样的厚度下，结晶度反而会成为一种缺陷，”莫罗兹说道。“晶界会成为扩散路径和漏电通道。这就是为什么大多数高介电常数材料都保持非晶态的原因。一旦出现结晶区域，它们就会形成多晶边界。这些边界会成为问题所在，因为污染物会聚集在那里，造成漏电和阈值电压漂移。”

因此，许多先进介电材料都经过精心设计，使其保持非晶态。随着材料领域的不断拓展，原子尺度建模对于预测表面反应和局部键合环境如何影响薄膜生长变得至关重要。

Synopsys产品营销总监Marc Swinnen表示：“下一步是将这些原子级模型与更大的系统级模拟相结合。当能够将沉积动力学直接与电学和热学模拟联系起来时，就实现了材料、工艺和性能之间的闭环。”

“实验能做的尝试毕竟有限，”Lam公司的Ervin补充道。“虚拟仿真可以让你探索更大的设计空间，而机器学习则能让这种探索更加高效，”Ervin说道。“你可以获得更多预测结果，从而更快地找到解决方案。”

随着人工智能加速器日益复杂，器件架构向纳米片和叉状片层发展，前端工艺（FEOL）和后端工艺（BEOL）堆叠中使用的材料种类也成倍增加。高介电常数氧化物、金属栅极、多层氮化物间隔层、盖层、刻蚀停止层、低介电常数层间层（ILD）、超低介电常数介质以及特殊金属阻挡层，都需要不同的等离子体条件和前驱体化学成分。

“1976年ASM在凤凰城成立之初，半导体领域只有寥寥几种元素，而且当时还没有采用原子层沉积（ALD）技术进行沉积，”M'Saad说道。“如今，元素周期表中约75%到80%的元素都被应用于半导体领域，并且都是通过ALD技术沉积的。随着我们对ALD技术的理解不断加深，以及研发投入的不断增加，我们正在开发出能够实现前所未有的精准控制的新型薄膜和硬件。”

更丰富的材料选择带来了更多可能性，但也增加了集成风险。层间界面可能发生混合、扩散或偶极子形成，从而改变电性能。某些层仅在加工过程中短暂存在，随后会因蚀刻或混合而消失。这些挑战使得早期合作和设计阶段的协调至关重要。

“关键在于在材料选择的早期阶段就与利益相关者合作，以确保材料具备所需的化学和物理特性，”布鲁尔科学公司高级应用工程师阿米特·库马尔表示。“在大多数堆叠特性已经确定之后再对材料进行修改，比构建材料堆叠系统更具挑战性。”

实际上，这意味着材料供应商必须与设备制造商和设计团队紧密合作，预测每种薄膜在后续工艺步骤中的表现。过去可以在开发后期修补的集成问题，现在必须在概念阶段进行建模、仿真或补偿。模具制造商开始向上游共享更多工艺数据，而材料公司则在调整化学成分，以确保其在蚀刻、沉积和封装环境中的兼容性。

库马尔补充道：“与供应链合作，共同解决材料需求，并围绕应用设计材料功能，有助于应对复杂性。将设计工具作为开发材料解决方案的指导原则，是提高可行性的另一种方法。”

平衡应力和保形性

向更薄、更复杂的叠层结构发展，对机械稳定性和薄膜应力提出了新的担忧。即使是相对较低的应力水平也会导致结构变形、关键尺寸偏移或影响下游键合。随着介电层变得更薄、化学成分更多样化，内部应力与薄膜成分和沉积方法密不可分。

施耐德说：“在沉积材料时，不可避免地会引入薄膜应力，这会导致衬底翘曲。可以通过调整特定的工艺参数或使用不同的溅射功率配置来最大限度地减少这种应力。另一种策略是通过同时涂覆衬底背面来补偿应力，从而实现几何平衡并减少变形。”

溅射的定向能量转移使工程师能够通过等离子体功率、气体压力和衬底偏置来操控薄膜的固有应力。通过控制这些参数，可以调节薄膜的压缩或拉伸特性，这对于防止大尺寸晶圆或多层堆叠结构发生弯曲至关重要。在诸如重分布层或晶圆级盖层等应用中，应力平衡方式会直接影响良率和后续的对准精度。

诸如此类的薄膜应力补偿策略正成为工艺集成的重要组成部分。一些原子层沉积（ALD）和化学气相沉积（CVD）系统现在采用动态等离子体控制或双面处理技术，以平衡长时间沉积周期中的机械载荷。工程师们还利用温度梯度控制和分阶段前驱体注入来调节薄膜致密化速率，从而防止层间界面处产生残余应力。

“我们正在模拟这些薄膜如何积累应力，以及这种应力对特征层面的影响，”埃尔文说。“当你试图将特征精确到埃级时，哪怕是纳米级的偏差都至关重要。因此，我们正在以极高的精度研究这些影响，以便了解应力可能在哪些方面造成问题。”

应力与保形性之间的权衡正成为先进封装和晶体管制造的关键挑战之一。原子层沉积（ALD）技术可提供无与伦比的均匀性，但其生长速率较慢且薄膜密度较高，若堆叠时未采取适当的应力释放措施，则可能导致薄膜层脆性增加。相比之下，等离子体增强化学气相沉积（PECVD）和溅射技术具有更高的生产效率和更可调的薄膜柔韧性，但在极端纵横比下难以保持成分均匀性。

工艺工程师越来越多地将这些方法结合到混合介质叠层结构中，这种结构将无机和有机介质结合在一起。低应力溅射或PECVD层可在致密ALD阻挡层或高介电常数介质层下方提供机械缓冲，而背面涂层或衬里膜则可对称地分散应力。这些策略反映了一种更广泛的认识——薄膜的可靠性如今不仅取决于电性能，也取决于机械平衡。

“除了开发工具本身之外，最大的挑战在于微调工艺流程并精确测量沉积过程中发生的情况，”冯·阿登公司光伏技术销售总监丹尼尔·拉达赫补充道。“我们实时监控所有过程，以确定何时停止沉积以及何时更换材料。随着特征尺寸的缩小，这种精度变得越来越重要。”

随着层数增加和公差窗口缩小，工艺工程师越来越依赖实时监控、闭环控制和数字孪生仿真，以在更大的晶圆表面上实现所需的原子级精度。

精度和过程控制

随着沉积工艺接近原子级精度，精度取决于对每个反应进行测量、重复和校正的准确程度。自限制反应使原子层沉积（ALD）具有固有的稳定性，但随着循环次数攀升至数千次，即使温度、压力或前驱体流量的微小变化也会在晶圆上造成可测量的不均匀性。

“代工厂严格把控保形性，因为保形性容易测量，”莫罗兹说。“成分均匀性更难测量和把控。你无法保证你无法测量的东西，所以更容易测量的东西会更快地得到完善。”

行业正在通过将传感器更深入地嵌入工艺流程来应对这一挑战。先进的反应器现在可以实时监测晶圆上的多个温度点、等离子体组分浓度、气体流速和腔室压力梯度。这些信号越来越多地被输入到机器学习控制系统中，从而能够在细微的模式漂移转化为良率损失之前很久就检测到它们。

“工具随时间推移而发生的变化是有其物理原因的，”埃尔文说。“在数字孪生工作中，我们试图捕捉实时发生的实际影响。我们从设备和我们进行的实验中获取反馈，并将这些信息带回仿真空间。”

仿真强化了这些控制措施。利用多尺度模型，工艺工程师可以将原子级表面反应与宏观薄膜生长速率联系起来，并预测腔室动力学将如何影响晶圆边缘和中心的沉积。

“业界正在利用原子建模技术，逐个原子地构建结构，并评估每个反应位点的行为，”莫罗兹说。“我们可以预测在给定的化学反应中，保形性可能在哪些地方被破坏，或者可能出现哪些缺陷。”

在更高层次的抽象层面上，这些见解正被直接集成到电子设计自动化工具中。介质层厚度、界面电荷密度或化学计量比的变化可以在工艺设计套件 (PDK) 中以统计方式表示，从而使电路设计人员能够在流片前评估性能敏感性。

这种类型的变异建模可以直接应用于数字孪生方法。“数字孪生可以让你评估微小的化学或机械变化如何转化为可测量的参数偏移。当你围绕纳米级公差进行设计时，这一点至关重要，”斯温宁说道。

界面、可靠性和叠层集成

随着介质叠层变得更薄、更复杂，决定可靠性的关键因素逐渐从介质层本身转移到界面。每个界面都会引入晶格间距、电荷分布和热膨胀方面的潜在不匹配，从而导致分层、腐蚀或随时间变化的介质击穿。

“采用原子层沉积（ALD）技术，薄膜非常薄，因此需要控制界面，”M'Saad说道。“当沉积的ALD薄膜薄至5埃时，界面就显得尤为重要。我们在沉积前会对表面进行预处理和清洁，以确保良好的附着力并最大限度地减少缺陷。”

ALD逐层沉积的精度使工程师能够非常精细地设计这些界面。偶极层（通常是镧或氧化铝）可以微调介电层和沟道材料之间的能带排列，从而在不改变几何形状的情况下调节晶体管的阈值电压。

“你可以控制沉积的每一层单分子层，这意味着你实际上可以设计自己的表面，”M'Saad补充道。

表面处理仍然是最关键的步骤之一。天然氧化物、碳残留或痕量卤素会干扰原子层沉积（ALD）的自限制反应，导致针孔或覆盖不完整。设备制造商正在开发基于等离子体的清洗和真空转移模块来应对这些问题，以确保各步骤之间表面终止层的完整性。

“当你把材料减薄时，你会失去该材料的所有宏观特性，”布鲁尔科学公司的高级技术专家道格拉斯·格雷罗说。“我们现在开始研究只有几个分子厚的薄膜，这使得保持其性能更具挑战性。”

这些分子级厚度的薄膜更像膜而非固体。它们的热膨胀系数、机械模量和化学反应活性与同种材料的块体形式截然不同。因此，蚀刻、平坦化和封装等下游工艺现在必须与薄膜堆叠结构进行协同设计，而不是作为沉积后的步骤处理。

由于每一层都会产生各自的机械和化学相互作用，因此长期可靠性取决于整个叠层结构在热循环和化学循环中的演变。低介电常数聚合物、高密度原子层沉积（ALD）阻挡层和化学气相沉积（CVD）氧化物在加热时膨胀速率各不相同，如果粘合性和模量没有得到精确平衡，反复应力会导致分层。

混合介质策略

目前尚无单一沉积技术能够满足所有多功能堆叠器件的需求。逻辑器件、存储器和先进封装领域的发展趋势是采用混合介质集成技术，将原子层沉积（ALD）用于制备共形种子层，并结合化学气相沉积（CVD）或等离子体增强化学气相沉积（PECVD）来增强器件的厚度和机械强度。

原子层沉积（ALD）与其他薄膜制备方法的互补性正变得越来越明显。“对于通孔的保形涂层，磁控溅射有点棘手，因为它是一种更定向的工艺，”冯·阿登公司的施耐德说道。“我认为在需要极薄且高度保形涂层的情况下，我们无法完全取代ALD，但我们可以对其进行补充。”

冯·阿登的溅射外延生长方法利用精确的旋转控制，实现了近乎单层的均匀性。随着业界在不牺牲精度的前提下追求更高的生产效率，这些溅射系统正变得越来越重要。对于扩散阻挡层或导电盖层等平面层，它们能够以原子层沉积（ALD）无法企及的速度实现亚纳米级的精度。同时，混合堆叠结构结合了ALD的保形性以及溅射的致密微结构和可调机械应力。

施耐德补充道：“在沉积材料时，不可避免地会引入薄膜应力，这会导致衬底翘曲。可以通过调整特定的工艺参数或采用不同的溅射功率配置来最大限度地减少这种应力。另一种策略是通过同时在衬底背面进行涂层处理来补偿应力，从而实现几何平衡并减少变形。”

混合介电堆叠结构正变得越来越定制化。ALD 可以提供成核层或阻挡层，然后沉积更厚的 CVD 或 PECVD 薄膜以增强机械强度，最后用旋涂或等离子体固化聚合物进行覆盖，以实现平整度和超低介电常数。

在异构集成中，这些组合延伸到重分布层、中介层和封装级钝化层，从而从前端到组装形成一个连续的介电工程。

结论

随着半导体制造技术向新的物理和架构领域迈进，薄膜介质层已成为器件性能和可靠性的关键所在。如今，器件性能不仅取决于晶体管本身的几何形状，也同样取决于介质层堆叠的原子级精度。异质集成、高密度互连网络以及多千瓦级人工智能加速器的持续发展，对薄膜的均匀性、保形性和界面稳定性提出了前所未有的要求。

原子层沉积（ALD）是这一转变的核心。其自限制反应、表面选择性化学以及对极高纵横比薄膜的涂覆能力，使其成为环栅晶体管、金属栅堆叠、内间隔层和先进阻挡层不可或缺的制造技术。然而，正是这些赋予ALD强大性能的特性，也使其对污染、前驱体纯度、反应器稳定性以及反应腔材料完整性极为敏感。随着薄膜厚度接近物理极限，每一个原子都变得至关重要。

PECVD、CVD 和溅射工艺仍然发挥着至关重要的作用，尤其是在低介电常数和超低介电常数材料的集成中，机械稳定性和生产效率仍然至关重要。但这些方法越来越依赖于 ALD 层进行成核、致密化或保护，这反映了混合介电策略的更广泛趋势，即结合多种技术来实现单一功能目标。

下一阶段的规模化发展将不再仅仅依赖于更小的尺寸，而是通过对周围材料的精心设计来实现。原子层沉积（ALD）和先进的介电工艺能够提供这一转变所需的精度，但也需要供应链各环节前所未有的协调配合。随着人工智能工作负载的增长和架构的多样化，介电薄膜将继续决定基于其构建的系统的速度、稳定性和效率。

半导体技术的发展通常被描述为晶体管尺寸不断缩小的故事。但如今，它越来越成为晶体管之间材料发展的故事。

https://semiengineering.com/every-atom-now-counts-in-advanced-chip-manufacturing/

（来源：编译自semiengineering）

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4297期内容，欢迎关注。

加星标⭐️第一时间看推送

求推荐