【3D模型】22nm FinFET 工艺 Flow详解

一、22nm FinFET 工艺 Flow 详解（Gate Last 架构）

22nm FinFET 工艺基于后栅极（Gate Last）架构设计，核心围绕 “鳍片（Fin）定义 - 虚栅制备 - 源漏（S/D）优化 - 栅极替换 - 金属互连” 展开，需突破 193nm 光刻极限（2013 年 EUV 未商用），全程依赖多重工艺创新与精度控制，具体流程分 6 大核心阶段：

阶段 1：预处理与阱区（Well）形成 —— 器件基础定义

1.1 外延硅（Epitaxial Si）预处理

• 衬底准备

  晶圆表面覆盖～1μm 厚外延硅层，电阻率约 14Ω・cm，为后续 Fin 制造提供高质量硅基底。

• 超净清洗

  采用 “Piranha（去有机物）+ HF（去二氧化硅）+ SC1（去颗粒）+ SC2（去重金属）” 四步清洗，随后生长 50Å 厚的屏幕氧化层（Screen Oxide），避免硅表面污染。

• 光刻与掩模

  晶圆经 HMDS（六甲基二硅胺烷） priming 后，涂覆 BARC（底部抗反射涂层）与光刻胶，通过光刻图案分别覆盖 N 阱 / P 阱区域。

• 离子注入

• • N 阱：磷（P）注入，参数为mid-E13 剂量 @10-30KeV 能量，定义 N 型阱区；

  • P 阱：硼（B）注入，参数为mid-E13 剂量 @10KeV 能量，定义 P 型阱区。

• 快速热退火（RTA）

  注入后进行1000°C、10 秒的 RTA 处理，激活阱区掺杂剂（使掺杂原子进入硅晶格替代位），同时去除晶格损伤；随后剥离光刻胶，用 Piranha 清洗并 HF 剥离屏幕氧化层，生长 100Å 厚的垫氧化层（Pad Oxide）。

2013 年 EUV 光刻未商用（成本 9600 万美元 / 台，吞吐量仅～43 片 / 小时），需依赖193nm 浸没式光刻（193i）+ 双重曝光 / 侧墙间隔层技术实现 10nm 级 Fin 尺寸，具体步骤：

2.1 牺牲层（Mandrel）与硬掩模沉积

• 先通过 CVD 沉积1000Å 厚氮化硅（Si₃N₄）与2000Å 厚非晶碳（Amorphous Carbon），其中非晶碳作为 “牺牲芯轴（Mandrel）”，用于后续转移图案。

• 涂覆 DARC（介质抗反射涂层）与厚光刻胶，经软烘、曝光、显影、后曝光烘烤（PEB）后，形成 Mandrel 的光刻图案（PEB 使光刻胶交联成抗蚀刻结构）。

• Mandrel 蚀刻

  以光刻胶为掩模，通过高各向异性蚀刻将图案转移至非晶碳层，蚀刻终止于氮化硅层；随后用氧等离子体剥离光刻胶 / DARC，Megasonic+SC1 清洗。

• 氧化层间隔层沉积

  CVD 沉积薄二氧化硅 blanket 层，完全覆盖 Mandrel 表面；通过高选择性各向同性蚀刻去除水平方向氧化层，仅保留 Mandrel 侧壁的氧化层（即 Oxide Spacer，厚度决定 Fin 宽度）。

• Mandrel 去除

  用对非晶碳选择性的蚀刻液移除牺牲芯轴，仅保留 Oxide Spacer 与氮化硅硬掩模。

• Fin 深度蚀刻

  以 Oxide Spacer + 氮化硅为掩模，高各向异性蚀刻穿透垫氧化层、外延硅层至阱区，蚀刻过程中逐步降低压力与能量，形成带斜率的 Fin 结构（底部为平滑曲面，避免电场集中）。

• 多余 Fin 去除

  涂覆光刻胶，曝光并蚀刻 P 阱区多余 Fin（双重曝光导致的均匀间距冗余），匹配特定驱动电流需求；最后生长 20Å 厚 “沟槽衬里氧化层（Trench Liner）”，缓解 Fin 边角应力。

Gate Last 架构需先制备 “虚栅” 占位，待 S/D 区域处理完成后替换为高 k / 金属栅，具体步骤：

3.1 虚栅与蚀刻停止层（ESL）沉积

• 生长 2Å 厚热氧化层（作为 ESL，后续蚀刻虚栅时保护 Fin），CVD 沉积1200Å 厚未掺杂非晶硅（Amorphous Si）作为虚栅材料；

• 沉积非晶碳硬掩模与 BARC，通过 CMP 抛光至平面化表面，确保光刻精度。

• 光刻胶修剪（Photoresist Trim）

  193i 光刻胶最小分辨率有限，需通过氧等离子体均匀收缩光刻胶长度（最大修剪 30-40%，避免光刻胶结构失效），实现比光刻极限更小的栅极尺寸；

• 硬掩模与虚栅蚀刻

  先蚀刻非晶碳硬掩模，再以硬掩模为掩模蚀刻非晶硅，形成虚栅电极（FinFET 的 “L” 尺寸，即栅长，为器件最小维度）；蚀刻后剥离光刻胶，Piranha 清洗。

4.1 偏移间隔层（Offset Spacer）与延伸区（Extension）注入

• 沉积 15Å 热氧化层 + 15Å CVD 氧化层，形成 Offset Spacer（控制 S/D 与栅极的距离，抑制短沟道效应）；

• 双角度延伸区注入

• • NMOS：涂覆光刻胶覆盖 PMOS 区，BARC 蚀刻后，砷（As）双注入（2E15 剂量 @1KeV，±10° 角度），确保 Fin 侧壁与顶部全覆盖；

  • PMOS：剥离光刻胶，重新涂胶覆盖 NMOS 区，硼（B）双注入（mid-E13 剂量 @<1KeV，±10° 角度）。

• 尖峰退火激活

  先 950°C 尖峰退火 1 秒，再 1350°C FLASH 退火 1-3 毫秒，激活延伸区掺杂剂（避免高温长时间损伤 Fin 结构），同时使掺杂剂轻微扩散至虚栅下方，定义有效沟道长度（Leff）。

• 氮化硅间隔层沉积

  CVD 沉积 600Å 厚氮化硅，高各向异性蚀刻去除水平区域，仅保留栅极侧壁的氮化硅间隔层（保护栅极，定义 S/D 外延区域）；

• 选择性外延（SEG）增强性能

• • PMOS：沉积 SiCN 硬掩模，蚀刻暴露 PMOS 区 Fin，SEG 生长 SiGe（仅在硅表面成核），SiGe 的压应力提升空穴迁移率；

  • NMOS：重新沉积 SiCN 硬掩模，蚀刻暴露 NMOS 区 Fin，早期 SEG 生长 Si（拉伸应力），后期升级为 SiC（更强拉伸应力，提升电子迁移率）；

  • 硅预非晶化注入（PAI）：1.0E15 剂量 @5KeV 硅注入，使 S/D 表面非晶化，后续形成低电阻硅化物。

移除虚栅，替换为高 k dielectric + 金属栅，解决传统 SiO₂/ 多晶硅栅的漏电问题：

5.1 虚栅移除与界面层（BIL）生长

• PMD 预处理

  沉积 2000Å 磷硅玻璃（PSG，作为预金属介质 PMD 底层），CMP 抛光至暴露虚栅顶部非晶硅；

• 虚栅蚀刻

  蚀刻非晶硅形成 “栅极空腔（Gate Cavity）”，再干蚀刻移除空腔内的 ESL 氧化层，暴露 Fin 侧壁与底部；

• 底部界面层（BIL）生长

  低温自由基氧化生成 6Å 厚高质量 SiO₂（BIL），确保高 k 介质与硅界面平滑，避免电子迁移率下降。

• 高 k 介质（HfO₂）沉积

  采用原子层沉积（ALD）技术，循环通入 HfCl₄（前驱体）与水蒸气（反应物），生长 12Å 厚 HfO₂；在氮等离子体中注入氮（提升 k 值），700°C 氮气氛退火 30 秒稳定薄膜。

• 金属栅分层沉积（Work Function Tuning）

• • PMOS：ALD 沉积 1nm 厚 TiN（PMOS 功函数金属），覆盖空腔全域；再沉积 1nm 厚 TaN（作为蚀刻停止层 ESL）；

  • NMOS：通过光刻胶保护 PMOS 区，蚀刻暴露 NMOS 区 TiN；采用自电离物理气相沉积（SIPVD）沉积 5nm 厚 TiAl（NMOS 功函数金属），400°C 退火使 Al 扩散穿透 TaN，与 TiN 反应生成 TiAlN（NMOS 目标功函数）；

• 钨（W）填充与抛光

  ：SIPVD 沉积 1000Å 厚钨，填充栅极空腔；CMP 抛光至与 PSG 表面共面，形成完整金属栅。

6.1 接触孔（Contact）制备

• 自对准接触（SAC）技术

  Intel 22nm 节点创新，通过 “栅极蚀刻回退 - SiON 填充 - CMP” 三步，容忍接触孔与栅极的无限偏移（提升良率）；

• 接触孔蚀刻

  光刻定义接触孔位置，高各向异性蚀刻穿透 PSG，终止于 TiSi₂（S/D 区）或钨（栅极）；

• 阻挡层与钨填充

  IMP PVD 沉积 40Å Ti（黏附层）+25Å TiN（阻挡层），CVD 沉积 2500Å 厚钨；CMP 抛光去除过 burden，形成钨接触 plug。

22nm 后期为降低接触电阻，逐步替代钨接触为铜接触：

• 沉积 Ta/TaN 阻挡层（防止 Cu 扩散污染硅），SIPVD 沉积铜籽晶；

• 电化学沉积（ECD）厚铜层，300°C 形成气退火优化晶粒结构；CMP 抛光至与 PSG 共面，最后沉积四层拉伸氮化硅（作为接触蚀刻停止层 CESL）。

• EUV 缺失的替代方案

  2013 年 EUV 未商用（成本高、吞吐量低），依赖193i 浸没式光刻 + RET/OPC（分辨率增强技术 / 光学邻近校正）+ 光刻胶修剪 + 侧墙间隔层，实现 10nm 级 Fin 尺寸（193nm 光刻极限～30nm）；

• 工艺复杂度权衡

  相比 planar 工艺，新增 20 + 步骤（如 Mandrel、Spacer、栅极替换），但通过 CMP、Megasonic 清洗、高选择性蚀刻等技术控制良率。

创新点

目的与优势

Gate Last 架构

避免高 k / 金属栅在 S/D 外延时的高温损伤，提升栅极可靠性；

侧墙间隔层 Fin 制造

突破光刻分辨率，实现 10nm 宽 Fin，且均匀性高；

选择性外延（SiGe/SiC）

PMOS 用 SiC 压应力、NMOS 用 SiC 拉伸应力，分别提升空穴 / 电子迁移率 30%+；

自对准接触（SAC）

容忍接触孔 - 栅极偏移，良率从 80% 提升至 95%+；

ALD 高 k 沉积

12Å HfO₂薄膜均匀性 < 1%，漏电流比 SiO₂降低 100 倍；

3. 关键性能优势（Intel Tri-Gate 数据）

• 功耗降低

  相同开关速度下，工作电压为 32nm planar 器件的 75%，主动功耗降低 50%；

• 性能提升

  相同功耗下，性能提升 37%；1V 电压时速度快 18%，0.65V 低电压时速度快 37%；

• 短沟道效应控制

  3D Fin 结构使栅极三面包裹沟道，栅控能力提升，DIBL（漏致势垒降低）<50mV/V。

• 技术主导性

  22nm 节点后，FinFET 成为主流架构（替代 planar），Intel 2014 年 Q3 量产，TSMC 2014 年跟进；

• 后续演进

  14nm 节点升级 SiC 应力层、EUV 光刻（提升吞吐量），22nm 工艺的高 k / 金属栅、SEG 等技术成为后续节点基础；

• 成本与良率

  单晶圆工艺成本比 32nm 高 20-30%，但通过性能提升（如手机 SoC 能效比）抵消成本增量。

• Fin 蚀刻精度

  通过逐步降低蚀刻能量 / 压力，实现底部平滑曲面，避免电场集中导致的击穿；

• 金属栅功函数匹配

  PMOS 用 TiN、NMOS 用 TiAlN，精准调控阈值电压（Vth）；

• 接触电阻控制

  采用 TiSi₂硅化物、Cu/TaN 阻挡层，22nm 节点接触电阻比 32nm 降低 15%。