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UCle lP 扩展连接性以及3D IC VIP 验证
海量大数据应用推动高效数据处理需求。越来越多新型 ASIC不再采用单一整体式设计，而是朝着芯粒设计的方向发展，以便实现更高的总体性能输出，这催生了芯片粒高速连接需求UCle 因覆盖多层架构而占据领先地位，其集成度高、带宽大、功耗低、延迟短，助力开发者实现性能目标并快速上市。UCle从 2D 向 3D 演进以满足数据传输需求，流片前验证芯片间连接设计至关重要。我们将介绍 Avery 针对 UCle 的 VIP 解决方案，展示其使用方法、与 AMBA 的集成，以及回调机制和错误注入验证方式，探讨 UCle 2.0 特性及 Avery VP 的支持，旨在帮助与会者优化 UCle VIP，实现稳健设计验证。
时间：2025年6月12日14:00
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