先进制程面临的挑战

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来源：内容编译自digitimes，谢谢。

在2024年底刚开过IEDM的主题演讲（keynote speech），二维场效电晶体（2D Field Effect Transistor；2D FET）及奈米碳管（carbon nanotube）被提起可能成为逻辑制程的未来技术。

纳米碳管FET在1998年被倡议后，逾1/4世纪终于初露曙光，原因是奈米碳管的管径在制造过程中已经可以被有效控制。但是我认为2D FET是可能性更高的未来逻辑制程技术；除了产业界努力的推进研发之外，学术界对于2D材料地毯式的搜索以及物理、化学定性也发挥相当大的作用。

2D FET是2D维材料—仅有单层（monolayer）原分子的构造—做为沟道（channel）材料的FET。1个FET中，一边有源极（source）做为讯号载子（carriers；可以是电子或电洞）的来源，其传导性质是金属；中间是硅，传导性质是半导体；另一边是漏极（drain），用来收集载子，其传导性质也是金属。通道上的是二氧化硅，再上层的是栅极（gate），传导性质是导电的。闸极施加电压超过阈值电压（threshold voltage）后，其电场会影响底下半导体的能带（bandgap）分布，令其变成导体，载子就可以从源极流经通道抵达漏极被收集。

2D FET就是用2D半导体材料来替代硅半导体，这实在是一次半导体产业本质上的颠覆：原来选择矽晶圆材料最主要的理由就是硅是最合适的通道半导体材料，现在还使用硅当基材的原因则是过去围绕着硅所发展出来庞大的工程制造体系以及设备和智财。体系和投资都太庞大了，轻易动不得。

为什么要使用2D半导体材料呢？这一切都要从短道效应（Short Channel Effect；SCE）谈起。SCE是指制程微缩时，通道的长度随之变短，因而产生对原先FET设计时预期功能的负面效应。原因是通道两边源极和汲极的电性已开始影响二者中间通道的性能表现了。

SCE并不是新课题，它从80年代开始、或者1um制程时就开始对制程微缩的工程形成持续的挑战。1um有多「短」？硅的共价键长度是0.234um，1um是400多个硅原子，理论上它就是个块材（bulk materials），但是IC设计工程师就发现汲极感应势垒降低（Drain-Induced Barrier Lowering；DIBL ）、阈值电压滚降（threshold voltage roll-off）及亚阈值露电增加（increased subthreshold leakage）。用白话说，FET不太受控制，电压没提升到设定值就自行部分开启，漏电了。

到了0.5um问题变得更加尖锐，除了以上的问题，因为通道变得更短，另外还产生热载子注入（hot carrier injection）—载子因源极和汲极的高电场、克服材料位势，跑到它不应该去的地方，譬如通道上方的氧化层，降低FET元件的性能及可靠性。

这些问题就是逻辑制程微缩所要面临的主要挑战之一。早期的解决方案包括轻掺杂汲极（lightly doped drain）、栅氧化层厚度的改进（refinements in gate oxide thickness）、对通道的施以应力（strained channel）以提高其电子迁移率（electron mobility） 、逆行井（retrograde well）、光环植入（halo implant）、双栅极氧化物（dual gate oxides）、浅构槽隔离（shallow trench isolation）等原先等较传统的半导体工程手段。

到了更近年，问题益发严峻，比较不同的工程办法产生了：一是采用不同的材料，譬如以金属氮化钛（TiN）替代导电的复晶（polysilicon），并佐以高介电质材料（ high k dielectric materials）二氧化铪（HfO2）代替原先氧化层的材料二氧化矽，用以重拾对通道开关电流的控制。

另一个方向是大幅改造FET的结构，譬如在14nm变为主流的FinFET（鮨式FET），其本身就是3D结构，用以替代原先的2D平面结构（2D planar），这样的想法持续进行中，包括现在正在量产的GAA nanosheet（环栅奈米片）以及未来的CFET（complementary FET；将NFET及PFET以堆叠而非并排的方式结合，以节省一半的晶粒尺寸），都是以新的结构来持续推进FET的效能、功耗以及面积的表现。

这方面的制程推进虽然与beyond Moore的先进封装不同而被称为more Moore，但是可以发现现在其技术创造经济价值的方法，已与较狭义的微缩以及传统半导体工程手段的方式有所不同：是利用新材料、新元件架构乃至于新物理机制创造新经济价值。这也意味着半导体研发竞争开启典范转移的新篇章。

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