【硬件基础】怎样做一块好的 PCB 板二

三. 元器件布局的考虑
元器件的布局首先要考虑的一个因素就是电性能 把连线关系密切的元器件尽量放在一起 尤其对一些高速线 布局时就要使它尽可能地短 功率信号和小信号器件要分开 在满足电路性能的前提下 还要考虑元器件摆放整齐 美观 便于测试 板子的机械尺寸 插座的位置等也需认真考虑高速系统中的接地和互连线上的传输延迟时间也是在系统设计时首先要考虑的因素 信号线上的传输时间对总的系统速度影响很大 特别是对高速的 ECL 电路虽然集成电路块本身速度很高 但由于在底板上用普通的互连线 每 30cm 线长约有 2ns 的延迟量 带来延迟时间的增加 可使系统速度大为降低.象移位寄存器 同步计数器这种同步工作部件最好放在同一块插件板上 因为到不同插件板上的时钟信号的传输延迟时间不相等 可能使移位寄存器产主错误 若不能放在一块板上 则在同步是关键的地方 从公共时钟源连到各插件板的时钟线的长度必须相等

四 对布线的考虑

随着 OTNI 和星形光纤网的设计完成 以后会有更多的 100MHz 以上的具有高速信号线的板子需要设计 这里将介绍高速线的一些基本概念

1 传输线

印制电路板上的任何一条 长 的信号通路都可以视为一种传输线 如果该线的传输延迟时间比信号上升时间短得多 那么信号上升期间所产主的反射都将被淹没 不再呈现过冲 反冲和振铃 对现时大多数的 MOS 电路来说 由于上升时间对线传输延迟时间之比大得多 所以走线可长以米计而无信号失真 而对于速度较快的逻辑电路 特别是超高速 ECL集成电路来说 由于边沿速度的增快 若无其它措施 走线的长度必须大大缩短以保持信号的完整性

有两种方法能使高速电路在相对长的线上工作而无严重的波形失真 TTL 对快速下降边沿采用肖特基二极管箝位方法 使过冲量被箝制在比地电位低一个二极管压降的电平上 这就减少了后面的反冲幅度 较慢的上升边缘允许有过冲 但它被在电平 H 状态下电路的相对高的输出阻抗 50 80 所衰减 此外 由于电平 H 状态的抗扰度较大 使反冲问题并不十分突出 对 HCT 系列的器件若采用肖特基二极管箝位和串联电阻端接方法相结合 其改善的效果将会更加明显
当沿信号线有扇出时 在较高的位速率和较快的边沿速率下 上述介绍的 TTL整形方法显得有些不足 因为线中存在着反射波 它们在高位速率下将趋于合成从而引起信号严重失真和抗干扰能力降低 因此 为了解决反射问题 在 ECL系统中通常使用另外一种方法 线阻抗匹配法 用这种方法能使反射受到控制信号的完整性得到保证严格他说 对于有较慢边沿速度的常规 TTL 和 CMOS 器件来说 传输线并不是十分需要的.对有较快边沿速度的高速 ECL 器件 传输线也不总是需要的 但是当使用传输线时 它们具有能预测连线时延和通过阻抗匹配来控制反射和振荡的优
点

1决定是否采用传输线的基本因素有以下五个

它们是

1 系统信号的沿速率
2 连线距离

3 容性负载(扇出的多少)

4 电阻性负载 线的端接方
式

5 允许的反冲和过冲百分比 交流抗扰度的降低程度