12. 实验：FPGA设计流程
2023年2月6日 1343观看
计算机组成与CPU设计实验
大学课程 / 计算机
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1实验：微程序控制07:40- 2实验：微程序控制09:20
- 3实验：微程序控制 - 105:57
- 4实验：微程序控制 - 306:03
- 5实验：微程序控制08:08
- 6课程介绍04:41
- 7硬件描述语言概述 - 105:05
- 8硬件描述语言概述 - 305:03
- 9硬件描述语言概述 - 105:49
- 10硬件描述语言概述 - 305:45
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- 12实验：FPGA设计流程07:03
- 13Quartus入门视频00:31
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- 27实验：FPGA验证流程01:40
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- 38Verilog：组合逻辑电路描述（上） - 105:35
- 39Verilog：组合逻辑电路描述（上） - 305:40
- 40Verilog：组合逻辑电路描述 - 104:20
- 41Verilog：组合逻辑电路描述（上） - 105:05
- 42Verilog：组合逻辑电路描述（上） - 305:08
- 43Verilog：组合逻辑电路描述 - 106:09
- 44实验：三态门和多路器09:56
- 45实验：三态门和多路器07:48
- 46Verilog：组合逻辑电路描述 - 307:33
- 47Verilog：组合逻辑电路描述（下） - 106:36
- 48Verilog：组合逻辑电路描述（下） - 306:41
- 49Verilog：组合逻辑电路描述 - 307:18
- 50实验：七段译码器03:12
- 51Verilog：时序逻辑电路描述 - 104:08
- 52Verilog：时序逻辑电路描述 - 107:18
- 53Verilog：时序逻辑电路描述 - 105:10
- 54Verilog：时序逻辑电路描述 - 108:01
- 55Verilog：时序逻辑电路描述 - 105:31
- 56实验：寄存器组（堆）03:25
- 57实验：寄存器组（堆）08:30
- 58实验：寄存器组（堆）03:33
- 59Verilog：时序逻辑电路描述 - 208:53
- 60实验：流水灯和移位寄存器07:18
- 61Verilog：时序逻辑电路描述（下） - 105:30
- 62Verilog：时序逻辑电路描述（下） - 305:30
- 63实验：计数器与分频器05:43
- 64Verilog：有限状态机03:31
- 65Verilog：有限状态机 - 105:04
- 66Verilog：有限状态机 - 305:05
- 67Verilog：有限状态机05:32
- 68Verilog：有限状态机06:41
- 69实验：彩灯控制器07:13
- 70实验：加减运算电路 - 105:11
- 71实验：加减运算电路 - 305:16
- 72实验：加减运算电路06:57
- 73实验：加减运算电路 - 106:39
- 74实验：加减运算电路 - 306:42
- 75实验：算术逻辑单元04:31
- 76实验：数据通路 - 106:37
- 77实验：数据通路 - 306:40
- 78实验：存储器 - 106:38
- 79实验：存储器 - 306:39
- 80实验：存储器05:33
- 81实验：存储器03:08
- 82RISC-V指令系统08:23
- 83RISC-V指令系统 - 105:26
- 84RISC-V指令系统 - 305:29
- 85RISC-V指令系统07:46
- 86实验：RISC-V微架构06:31
- 87实验：RISC-V微架构08:41
- 88起点：只有一条addi指令的RISC-V - 105:40
- 89起点：只有一条addi指令的RISC-V - 305:43
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