75. 实验：算术逻辑单元

2023年2月6日 1207观看

计算机组成与CPU设计实验

大学课程 / 计算机

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1实验：微程序控制
07:40
2实验：微程序控制
09:20
3实验：微程序控制 - 1
05:57
4实验：微程序控制 - 3
06:03
5实验：微程序控制
08:08
6课程介绍
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7硬件描述语言概述 - 1
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8硬件描述语言概述 - 3
05:03
9硬件描述语言概述 - 1
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10硬件描述语言概述 - 3
05:45
11硬件描述语言概述
09:12
12实验：FPGA设计流程
07:03
13Quartus入门视频
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20Quartus入门视频
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27实验：FPGA验证流程
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30实验：FPGA验证流程
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38Verilog：组合逻辑电路描述（上） - 1
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39Verilog：组合逻辑电路描述（上） - 3
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40Verilog：组合逻辑电路描述 - 1
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41Verilog：组合逻辑电路描述（上） - 1
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43Verilog：组合逻辑电路描述 - 1
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44实验：三态门和多路器
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45实验：三态门和多路器
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46Verilog：组合逻辑电路描述 - 3
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06:36
48Verilog：组合逻辑电路描述（下） - 3
06:41
49Verilog：组合逻辑电路描述 - 3
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50实验：七段译码器
03:12
51Verilog：时序逻辑电路描述 - 1
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52Verilog：时序逻辑电路描述 - 1
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53Verilog：时序逻辑电路描述 - 1
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54Verilog：时序逻辑电路描述 - 1
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55Verilog：时序逻辑电路描述 - 1
05:31
56实验：寄存器组（堆）
03:25
57实验：寄存器组（堆）
08:30
58实验：寄存器组（堆）
03:33
59Verilog：时序逻辑电路描述 - 2
08:53
60实验：流水灯和移位寄存器
07:18
61Verilog：时序逻辑电路描述（下） - 1
05:30
62Verilog：时序逻辑电路描述（下） - 3
05:30
63实验：计数器与分频器
05:43
64Verilog：有限状态机
03:31
65Verilog：有限状态机 - 1
05:04
66Verilog：有限状态机 - 3
05:05
67Verilog：有限状态机
05:32
68Verilog：有限状态机
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07:13
70实验：加减运算电路 - 1
05:11
71实验：加减运算电路 - 3
05:16
72实验：加减运算电路
06:57
73实验：加减运算电路 - 1
06:39
74实验：加减运算电路 - 3
06:42
75实验：算术逻辑单元
04:31
76实验：数据通路 - 1
06:37
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06:40
78实验：存储器 - 1
06:38
79实验：存储器 - 3
06:39
80实验：存储器
05:33
81实验：存储器
03:08
82RISC-V指令系统
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83RISC-V指令系统 - 1
05:26
84RISC-V指令系统 - 3
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85RISC-V指令系统
07:46
86实验：RISC-V微架构
06:31
87实验：RISC-V微架构
08:41
88起点：只有一条addi指令的RISC-V - 1
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89起点：只有一条addi指令的RISC-V - 3
05:43
90起点：只有一条addi指令的RISC-V
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