AI算力要变天！超大尺寸封装芯片来了

当前最先进的AI系统依赖来自多工艺节点、多代工厂的裸片与芯粒（Chiplet），组成更大、更复杂的封装结构，这对先进封装技术提出了前所未有的要求。在2026年IEEE电子元件与技术大会（ECTC）上，英特尔晶圆代工的两支研究团队提出了互补方案以应对这一趋势：一支团队勾勒出下一代AI芯片封装的架构蓝图，另一支团队则攻克了封装尺寸扩大后出现的关键制造瓶颈。对于搭建AI平台的客户而言，这些技术进展意味着单系统计算密度更高、能效更优，且无需重构系统架构即可扩展下一代工作负载。

英特尔的先进设计团队阐述了最大尺寸达240mm×240mm的超大尺寸封装（HLFF）的设计与制造方案，可在单平台上集成计算裸片阵列、高带宽内存（HBM）及I/O组件。与此同时，组装技术开发团队通过材料与工艺创新，以实现更大尺寸的封装。这些努力推动了HLFF封装从概念走向可量产的现实，为AI数据中心、科学超算及大模型训练系统提供技术支撑。

愿景：打造AI领域最大的芯片封装

数十年来，计算性能的提升主要依靠晶体管尺寸微缩。随着计算需求加速增长，单个封装内需集成更多组件，业界开始通过在封装层面整合多颗芯片、构建完整系统，来提升工艺节点的微缩性能。

英特尔先进设计团队依托HLFF封装，将这一思路拓展至前所未有的规模。该设计通过EMIB-T（嵌入式多芯片互连桥接技术升级版）技术，连接计算裸片阵列、HBM与I/O组件。这类嵌入式硅桥可提供高密度互连，单通道数据传输速率超过64Gb/s。对系统设计者而言，相比多封装方案，该架构计算密度更高、延迟更低。

该研究探索了两种配置方案：配置方案A全部采用EMIB-T桥接实现芯片间通信，最大限度地提高带宽和良率；配置方案B通过基板传输处理器通信信号，降低硬件复杂度，但会牺牲部分性能。两种方案在性能、成本与设计灵活性上各有取舍。

两种方案均可扩展至240mm×240mm的封装尺寸，技术路线图不仅覆盖12倍掩膜版尺寸集成，远期还将向接近50倍的面板级系统演进。二者为打造迄今规模最大、复杂度最高的AI计算平台指明了路径。

图1：封装尺寸演进示意图，从标准120mm×120mm封装内的8倍掩膜版尺寸，扩展至240mm×240mm的HLFF封装

工程挑战：尺寸扩大的要求

从当前封装规模升级至HLFF级别，需要同步解决几项相互关联的工程难题。

高速数据传输。在封装内部，金属层线宽小于2微米（µm）的EMIB-T桥接技术可满足AI工作负载对芯片间、芯片与内存间的连接速率要求，实现单通道64Gb/s的传输速度。对于封装外通信，该研究评估了共封装铜缆连接器与共封装光学方案，二者是实现行业下一代448Gb/s封装外速度目标的主流技术路径。

高效供电。在HLFF尺寸下，从封装边缘供电的效率持续下降。该研究提出将硅电容嵌入基板内部、直接置于芯片下方，单完整掩膜版芯片面积可提供最高1毫法（mF）的本地储能。将稳压器集成至封装表面或内部，还可更快响应芯片的动态功耗变化。

冗余设计提升良率。研究团队提出在工作通信通道旁增设备用通道，每64条通道中仅需增加3-4条备用通道，即可将通道组良率从约97%提升至99%以上。在HLFF规模下，这一提升是实现量产经济性的关键。

封装平整度控制。研究团队模拟发现，室温下封装自由翘曲量最高可达7毫米，足以破坏电气连接与热接触。对应的解决方案结合了厚加强环、低膨胀玻璃芯基板与多球焊球工艺。设备运行时，对散热组件施加约4500牛顿（N）以上的压力，可使封装保持近乎平整的状态。

千瓦级散热管理。HLFF封装总功耗预计为15-25千瓦（kW），局部热点需高强度散热。研究并未采用整块冷板方案，而是提出模块化单元式散热架构，包含独立控温区与嵌入式传感器，单模块散热能力可突破5千瓦。

设计方案中提及但未完全解决的一项挑战是封装工艺：即用保护材料将芯片密封在封装体上。封装尺寸越大，这一工艺的实现难度越高，这也正是组装技术开发团队的攻关重点。

封装难题：尺寸放大后的密封挑战

芯片封装依赖底部填充材料，材料通过毛细作用流入芯片下方，保护芯片与基板的连接节点。该工艺在小尺寸封装中表现稳定，但随着封装与芯片尺寸增大，材料流动距离变长，实现完全填充的难度显著提升。

尺寸缩放的影响十分直观：早期封装的底部填充材料最大流动距离约为22mm，当前大型EMIB封装的流动距离已超过43mm。而在HLFF架构5-10倍掩膜版尺寸下，流动距离进一步增加，流动难度也更为复杂。芯片表面材质差异、焊点间距变化都会增加流动阻力，导致填充均匀性下降。消除气泡空隙可减少故障点，提升产品全生命周期可靠性。

图2：三代封装设计的底部填充流动距离演示：(a) 22.5mm、(b) 28.5mm、(c) 43.8mm

大尺寸无空隙工艺解决塑封难题

组装技术开发团队从材料、点胶策略、固化工艺三个维度协同解决塑封难题。

第一，优化底部填充材料配方，平衡流动性与可靠性。粘度越低，流动距离越长，但减少填料含量会增大热应力。研究团队基于典型封装样品开发了直接流动测试方法，筛选出既能延长流动距离、又不牺牲机械性能的材料配方。

第二，重新设计点胶策略。团队不再仅采用边缘点胶，而是引入多点位点胶技术（包括裸片间隙点位），以缩短有效流动距离并提升填充覆盖率。

第三，优化固化工艺，消除点胶后的缺陷。优化后的固化条件可消除空隙，将最大缺陷尺寸达3.4mm的封装变为完全无空隙状态。这些技术进步共同降低了缺陷风险，提升了大尺寸生产的工艺一致性。

图3：同一封装在两种固化条件下的对比。图(a)显示等效直径最大达3.4mm的空隙；图(b)为优化固化条件后实现的完全无空隙效果

从概念走向量产落地

这些创新已在多款适配HLFF架构的封装类型中完成验证。一款掩膜版尺寸超5倍、包含18颗裸片（含12个HBM堆叠）的EMIB封装，在流动距离超40mm的条件下实现了无空隙封装。尺寸超过7倍掩膜版的拼接式EMIB封装也达成了无空隙填充效果。在Foveros 3D封装中，2倍与4倍掩膜版尺寸均实现了无空隙封装，其中2倍掩膜版尺寸方案通过了全面的可靠性测试，包含700次温度循环与超1000小时高温应力测试。

尽管实现完整的HLFF尺寸量产仍需后续技术攻关，但本次研究将架构愿景与可量产的技术相结合，构建了关键工艺能力。

未来展望：突破下一个尺寸极限

在ECTC 2026上发布的研究成果，将封装技术推进至7倍掩膜版尺寸，同时定义了最大240mm×240mm的封装架构，但两支团队已在向更高目标推进。技术路线图显示，目标是在近期实现12倍掩膜版尺寸以上的封装，并通过持续缩小间距、集成有源桥接与共封装光学（CPO）技术，最终向接近50倍掩膜版尺寸的面板级系统演进。封装技术的研究也将同步推进，让制造能力匹配架构设计的目标。

这些技术进展为客户提供了清晰的演进路径，使其可通过更高的计算密度、全新互连技术与下一代部署模式实现未来AI系统的规模化升级。（校对/张杰）

https://semiengineering.com/from-blueprint-to-build-engineering-the-worlds-largest-ai-chips/