广东
今年5月，华为在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS 2026上，进行了题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则——韬(τ)定律。华为提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
图：华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲
近日华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上，更新了其署名论文《面向多层级电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》（也就是业内称的“韬定律”）的V2版本。
这次V2版本在之前V1版本的理论框架基础上，补充了工程落地细节、实测数据及产品演进路线，进一步完善了以时间常数τ为核心后摩尔时代缩放理论体系。其中公开了基于韬定律的麒麟2026芯片实测功耗和电压数据、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器和昇腾AI芯片的具体性能目标。
麒麟2026与麒麟9030 Pro选用了相同的制程节点，不同的是，麒麟9030 Pro使用传统平面架构，麒麟2026使用逻辑折叠架构。麒麟2026相比麒麟9030 Pro，芯片面积缩小了37.5%，工作电压从1.1V降至0.9V，在相同性能下功耗更低，带来了效率的提升。
麒麟2026和麒麟2027已经完成流片，加上未来的麒麟2028和麒麟2029，四款芯片均采用逻辑折叠架构。V1版本的路线图止于2029年，V2版本延伸至2031年，2030年和2031年晶体管密度目标分别为292MTr/mm²和400+MTr/mm²，频率提升至4.3GHz和5.0GHz。
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