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IT时代网7月5日消息，7月3日，华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了其署名论文《面向多层级电子系统的时间缩微理论》V2版本。新论文在5月25日发布的V1版本基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。
论文展示了两项生产规模的工程验证成果。在移动SoC领域，通过LogicFolding设计方法——将数字、模拟、存储电路划分到垂直堆叠的有源层并以超精细键合互联，在固定器件节点上实现了55%的晶体管密度阶跃提升和41%的能效提升。在AI系统领域，通过协同设计的完整技术栈，包括内存语义的统一总线架构（Unified Bus）、近封装光I/O（Hi-ONE）以及边到面3D Folding，预计到2035年硬件集成度将增长超过100倍。
V2版本还公开了基于韬定律的麒麟2026芯片的实测功耗和电压数据、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器、昇腾AI芯片的具体性能目标。据悉，今年秋季搭载麒麟2026芯片的新机将问世，正式接受市场检验。
创作声明：本文借助AI辅助创作
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