华为的“韬定律”，秋天才能见分晓

华为海思掌门人何庭波，上一次公开露面，是2019年那封公开信，六年沉寂，她带着“韬定律”回来了。

什么是“韬定律”。

摩尔定律的核心是几何缩微，把晶体管刻得越来越小，同样面积塞进更多器件。从5纳米走到3纳米，再从3纳米走向2纳米，每一步都像在针尖上雕花，越走越贵，越走越难。

“韬定律”换了个玩法，它用希腊字母τ（时间常数τ=RC）命名，优化目标不再是面积，而是时间。

把芯片比作一座城市，传统做法是不断缩小每家每户的占地面积，好在有限地盘上塞进更多人。华为的做法是，不缩房子了，改盖楼房，把原本平铺的逻辑电路折叠成双层甚至多层，用“电梯”（垂直互连）取代“马路”（平面走线）。

信号不用绕大半个城市，上下楼就到，传输时延砍掉，速度就提上来了。

何庭波团队公布的数据：通过逻辑折叠技术，时钟buffer减少50%，布线长度缩短30%，晶体管密度从155 MTr/mm²提升到238 MTr/mm²，在制程落后于麒麟9000的情况下，新芯片性能反而提升了60%以上。

台积电的SoIC、Intel的Foveros也在做3D堆叠。华为的不同在于，它把逻辑芯片从2D平铺变成了真正的3D折叠，而且是多层逻辑堆叠，不光是存算分离或缓存堆叠。

这个方向在学术界不算新鲜，工业界却很少有玩家敢全面押注，因为太难。

华为为什么要走这条路？答案就两个字，卡脖。

EUV光刻机拿不到，先进制程代工被封死，传统摩尔定律这条路上，没有出路，华为只能另找赛道。

华为过去六年量产了381款芯片，从手机到基站到AI，覆盖全场景，这些芯片跑通了从设计到封装的整套流程，积累了经验、沉淀了工具、培养了人才，逻辑折叠技术不是纸上谈兵，是381款芯片练出来的。

从产业全局看，韬定律给出了一条“去EUV化”的技术路线，如果这条路走通，中国芯片产业将不再全部押在光刻机突破，在成熟制程上通过架构创新实现性能跃升，成本可控，节奏可控，供应链也可控。

何庭波表示，基于韬定律的芯片晶体管密度，预计2031年将达到1.4纳米等效水平。

“等效”的意思，不是真的造出了1.4纳米制程，是在性能上达到了那个量级。

舆情分裂成两个阵营。

反对者说这是“排列组合中文造概念”，3D逻辑堆叠在学术界和工业界再常见不过，生造一个“韬定律”纯属营销话术。有人质疑良率：“上下两层逻辑晶圆做混合键合，缺陷率极高，一片高性能芯片报废就是几十万美元”，更有人扒出先进封装设备依赖荷兰BESI，华为拿不到，质疑落地能力。

支持者搬出新华社和人民日报的背书，指出何庭波本人发表了论文可查。有人算了下，麒麟9030Pro用落后制程实现了比麒麟9000更高的性能，说明优化空间真实存在，不能因为看不懂，就说人家造假。

中国科技公司开始定义规则，外界的态度会撕裂，有人认为这是民族自信的体现，有人觉得这是拿PR当技术。

抛开PR，从纯工程角度看，韬定律要量产要做到以下三点。

一是良率，逻辑芯片的缺陷密度远高于存储芯片，把两层甚至多层逻辑晶圆堆叠在一起，只要一层有微小缺陷，整颗芯片直接报废，成本曲线极其陡峭。

二是散热，逻辑电路是发热大户，把高速计算核心叠在一起，中间层的热量根本传不出来。互连时延降下来了，散热问题导致的降频会让性能收益打水漂。

三是供电，顶层电流必须通过底层TSV传输，3D堆叠会导致压降问题极其严重，电源完整性面临巨大挑战。

这三个问题，任何一个处理不好，逻辑折叠就可能只是一个概念，华为能否量产，秋天见分晓。

台积电有CoWoS和SoIC，Intel有EMIB和Foveros，ASE有VIPack。每一家都在搭建自己的技术叙事体系，华为需要一套属于自己的话语，来整合本土供应链，引导投资方向，凝聚产业链共识。

在国内产业链高度整合的背景下，一个宏大且带有哲学色彩的名字（“韬”既对应τ，又暗合韬光养晦），更容易在政治、资本和供应链层面形成号召力。

从结果看，A股半导体板块已经掀起了概念股涨停潮。

何庭波有一句话，值得玩味：“我们新芯片的性能完全可以持续对标另外一条路径。”

“另外一条路径”就是摩尔定律。

这不是华为第一次走别人没走过的路。当年3G时代的“分布式基站”、4G时代的“全频段射频”、5G时代的“极化码”，每次都有嘲讽。

韬定律是真突破还是新画饼，看秋天的Mate 90系列。

如果麒麟9050在AI算力、游戏性能、能效比上真正匹敌同期高通和苹果，那是中国半导体第一次用自主定义的理论、自主设计的架构、自主可控的供应链，向全球顶级性能发起正面冲锋。

如果不行，那又是一次光刻厂式的闹剧。

没有中间状态。