北京
【CNMO科技消息】5月25日，在电气电子工程师学会（IEEE）于上海举办的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波发表题为"半导体新路径探索与实践"的主旨演讲，正式发表了指导半导体产业发展的新原则——韬（τ）定律。
华为麒麟芯片
韬（τ）定律提出以"时间（τ）缩微"替代"几何缩微"作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。正如何庭波在演讲中用通俗比喻所解释的那样：传统的摩尔定律就像盖平房，通过把砖块（晶体管）做得越来越小，从而在相同面积里塞进更多晶体管，但现在砖块已经小到接近物理极限；而华为最新发布的"韬（τ）定律"则换了一个思路，通过把平房改造成楼房，从而达到进一步提升性能的目的。
华为创新性地提出了"逻辑折叠（Logic Folding）"等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系，该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升。具体而言，在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。
在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；在芯片层面，通过"软件、架构、芯片"的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间。
在系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
何庭波表示，将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠技术，性能大幅提升。"麒麟2026"手机芯片是逻辑折叠技术的首次成功实施，它基于全新的自由逻辑设计理念，由单层扩展至了双层，并实现晶体管密度等指标的大幅提升。"我们取得了一系列仅靠先进制程工艺难以取得的进步。"何庭波说，诸如此类的大量创新，会逐步落地到2027年及之后的量产芯片中。
何庭波还表示，2020年后，与合作伙伴一起，华为付出了巨大努力使手机芯片重回市场。2025年推出麒麟9030Pro后，华为手机芯片进入性能"饱和区"。为此，华为基于以"时间缩微"替代"几何缩微"的新定律，找到了新的路径，使手机芯片性能实现阶跃式提升。
"未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠，持续优化从器件、电路，到芯片和系统的全栈性能。"何庭波说，2026到2035年，随着大量探索性的技术逐步产品化，晶体管的密度将持续提升，工作频率将持续增长，将持续推出性能卓越的手机芯片。"我们的解决方案走得通，走得远。我们新芯片的性能完全可以持续对标另外一条路径。"
在此次主旨演讲中，何庭波详细讲解了华为如何把韬（τ）定律应用到智能手机和AI计算领域的实践。在过去六年的实践中，基于韬（τ）定律，华为已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。预计到2031年，基于韬（τ）定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
面对未来，何庭波说："未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在韬（τ）定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。"据悉，这是中国企业首次在全球半导体领域提出具有普遍指导意义的产业演进原则，从"缩小空间"转向"压缩时间"，为后摩尔时代的半导体发展指明了一条全新的可持续路径。
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