铜互联，走到尽头？

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每一代新的半导体制造工艺技术问世，人们都会称赞晶体管速度更快、功耗更低。但很少有人提及导线——互连线。

典型的线路延迟是多少？每一层的电阻 (R) 和电容 (C) 分别是多少？通常情况下，延迟会越来越严重。如今，线路延迟是造成延迟的主要原因，在很多情况下，功耗也是主要因素。

这一切都归结于物理原理。“导线已成为主要的瓶颈，影响延迟、IR压降、功率传输和拥塞，”西门子EDA应用工程顾问Pavan Kumar Ram表示。“随着器件尺寸不断缩小，我们看到晶体管的性能越来越好，但连接它们的导线却几乎没有改进。从基本原理来看，导线的电阻与其长度成正比，与其横截面积成反比。在先进的几何结构中，导线尺寸缩小，由于我们在非常小的区域内集成了更多元件，电阻和电容都会增加，从而导致更大的信号延迟和更明显的IR压降。更小的间距、更长的走线和更高的电流密度会加剧这一趋势，所有这些都会导致散热问题和可靠性隐患。”

这会产生重大影响。Cadence公司硅解决方案集团研究员Gopi Ranganathan表示：“晶体管技术的不断进步，例如从鳍式场效应晶体管（FinFET）到环栅场效应晶体管（GAA）再到电容式场效应晶体管（CFET），正在缩小底层金属层（M0至M2）的尺寸，以适应设计/面积的缩小。随着我们向2纳米以下技术发展，M0电阻增加了100%至180%，而M2电阻增加了高达80%。”

这也影响了面积。“导线占据了硅片的大部分面积，” Arteris公司产品管理和市场总监Rick Bye表示。“这不仅指IP模块之间路由通道中用于长距离全局互连导线的上层金属层，也指IP模块内部的下层金属层导线（M0到~M6）。”

这些问题加在一起，就造成了严重的后果。“在7nm及以下的先进工艺节点上，互连延迟已经超过了栅极延迟，”是德科技EDA产品管理和解决方案工程总监Suhail Saif表示。“对于最小的工艺节点芯片，互连延迟甚至高达60%到80%。在2nm及以下工艺节点上，互连延迟至关重要，因为晶体管的速度要快得多。晶体管开关速度相比最近的工艺节点提高了30%到40%，这固然很好。但是RC延迟呢？更薄的金属层会在导线中产生更大的电阻。整体RC倍增效应也更高。我们讨论的是在优化每个晶体管时节省几微秒或几纳秒的时间，但却在互连延迟上浪费了更多的时间。”

结果是，工程团队花费了更多时间来解决与线缆相关的问题。“互连延迟，尤其是后端工艺（BEOL）M0 到 M4 的延迟，已成为影响设计的焦点，”Cadence 公司的 Ranganathan 表示。“因此，关键时序路径中的线缆延迟比例已接近 25% 到 30%。”

设计师面临的挑战

仅仅考虑门电路的时代已经过去。“现代设计流程越来越需要关注布线限制，尤其是在电源和时序收敛方面，”西门子 Ram 表示。“虽然 EDA 工具日趋完善，但设计师现在必须与 EDA 供应商紧密合作，在设计过程的早期阶段就解决与布线相关的挑战。这包括电源传输的布局规划、拥塞管理以及信号完整性的优化。”

这个问题涉及多个层面。“解决互连延迟的一种思路是，互连数量太少，”是德科技的赛义夫说道。“我们可以增加一层，增加布线的可能性，从而减少拥塞。随着相同尺寸芯片上晶体管数量的增加，布线需求也随之增加。增加布线的一种方法是增加层数。但是，增加层数后，封装的限制会迫使这些布线的高度降低，这就是所谓的R平方问题。”

另一种方法是将线缆排列得更紧密。“但这会带来另一个问题——耦合，” Synopsys产品管理总监 Matt Commens 说。“在处理更高数据速率时，耦合问题尤为重要，因为它会增加信号完整性检查的次数。”

布线至关重要。“全局互连线缆的长度直接影响延迟、功耗和面积，”Arteris公司的Bye表示。“能够最大限度缩短线缆长度和减少线缆数量的设计工具必不可少。充足的互连带宽是系统整体性能的关键驱动因素。线缆过少会造成瓶颈，限制性能；而线缆过多则会不必要地增加面积。”

布线也变得越来越复杂。“布线的复杂性和密度是导致导线电容增长的主要原因，”Saif说道。“如果你想让左上角和右下角的模块之间通信，就必须把线一直穿过去。你可能要避开多个宏模块。如果中间有一个宏模块，你要么绕开它，显著增加导线长度，要么利用剩下的几层来跨越它。宏模块会决定它占用13层中的7层、8层还是10层。所以现在你只有3到5层可以利用。所有这些都会增加导线的长度。这不是直线传输。你是在绕路。你是在跨越层。你的电容与导线的长度成正比，而且电容具有双重影响。延迟是RC电路的一个因素，但电容C也出现在功率公式中，即CV²f 。 ”

因此，布局规划变得愈发重要。“有些布局规划工具非常智能，可以生成大量的互连指标，例如线长、电阻、电容和功耗成本，”Saif补充道，“但遗憾的是，它们的精度和生成速度都达不到我们的预期。我们需要将一些全局布线和详细布线技术前移到布局规划阶段。这样可以提高布局规划阶段报告所有这些互连指标的准确性。”

还有其他一些技术可以提高线缆的利用率。“智能线缆共享有助于更高效地利用互连架构，从而减少面积和拥塞，”Bye说道。“线缆共享需要使用带宽共享技术，例如虚拟通道（VC），以及适当的服务质量（QoS）机制，以确保高优先级数据不会因低优先级流量而滞后。片上网络（NoC）IP设计工具应为设计人员提供实现虚拟通道的选项，尤其是在紧凑、密集的路由通道中，理想情况下，应在必要和/或有利的情况下自动插入虚拟通道。”

无论采用哪种方法，设计人员都必须开始以导线为中心进行思考。“现在鼓励设计人员在进行传统的门级优化的同时，也要考虑导线延迟、电压降和布线拥塞，”Ram说道。“与此同时，他们需要利用高度集成的工具来更快地进行调试，并解决导线延迟和电压降的问题。”

芯片内部的功耗

方式多种多样，但通常都被归入驱动晶体管的功耗中。随着互连线长度的增加，导线的电容也会增加，而功耗与电容成正比。电容决定了每次逻辑电平切换时需要输入或输出到该电容器的能量。然而，还有一个容易被忽略的因素——耦合电容，即两条导线彼此靠近时产生的额外电容。由于耦合电容的存在，动态互连功耗已增加到总功耗的50%以上。

晶体管会消耗一部分功率，但越来越多的功率直接用于驱动芯片上的信号。“互连功耗的百分比正在增加，”Saif说道。“绝对的导线互连功耗确实在增加，但百分比增幅更高，因为栅极功耗持续下降。工具会计算驱动栅极网络所需的功率。如果导线长度增加一倍，则需要驱动的电容也增加一倍，栅极需要进行更多的充放电操作，因此功耗也会增加。”

虽然许多导线用于传输信号，但有些导线负责将电力输送到所需位置。“随着性能需求的不断提高，设计人员必须增强电源网络的鲁棒性，以应对更高的电流和更低的IR压降，”Cadence公司的Ranganathan表示。“他们越来越多地使用工具来分析具有多个电源网络的设计。例如，一些策略包括加宽金属层。一些设计采用连续条带而非钉接的方式来处理不同的金属层，以平衡可用的信号布线路径和电源网络的需求。背面供电技术在这方面也提供了帮助，因为更宽、电阻更低的金属间距以及从晶体管到电源凸点所需的金属/过孔数量更少，可以将IR压降降低高达40%。”

背面供电是一项新兴技术。“过去，电源和信号都从正面传输，”Synopsys 产品管理负责人朗林 (Lang Lin) 表示，“现在，电源分布在芯片背面，信号则位于正面。由于信号和电源分离，电源噪声与信号之间的耦合减少，电源也有了自己的布线空间，因此电源完整性问题得到了一定程度的缓解。但另一方面，这种器件的电流密度非常高，背面供电就像一个热阱，阻碍了热量的散发。由于芯片两面布线密集，热量难以向上或向下流动，这会给散热带来诸多问题。”

它确实有助于缓解拥塞问题。“IP模块之间的全局布线，也就是位于金属上层（~M6+）的布线，对性能和功耗的影响最大，”Bye说道。“最近推出的背面供电功能通过释放原本用于电源分配的金属上层，在一定程度上有所帮助，从而使更多金属层可用于全局布线，并减少对面积和拥塞的影响。”

然而，这些依赖关系可能难以完全理解。西门子的Ram表示：“通过将电源布线到晶体管层下方，背面供电可以减少顶层金属层的拥塞，提高电压稳定性，从而缓解一些传统布线带来的问题。但是，在某些情况下，由于信号和时钟之间没有电源/接地屏蔽，这可能会增加它们之间的耦合电容，而且由于电源移至背面，信号布线可能会更加紧密。”

有些问题不仅限于硅芯片。“导线，尤其是PCB走线，已经成为电源传输的主要瓶颈，” Empower Semiconductor全球市场营销和欧洲、中东及非洲地区销售高级总监Eric Pittana表示。“随着先进处理器功耗达到数千安培，导线会引入不断增加的IR压降、损耗以及难以控制的电源分配网络（PDN）寄生效应。通过密集的I/O环路传输大电流只会增加复杂性和降低效率。背面垂直供电是一项根本性的变革——将电源移至SoC下方，用低损耗的垂直过孔取代损耗大的横向走线，从而实现更优化的PDN。这改变了设计范式。电源完整性、电流密度和物理布局现在必须与系统架构协同优化。这不再仅仅关乎门电路，而是要确保在需要的时间和地点提供精确、高效的电源。”

新材料

尽管晶体管技术不断进步，但导线基本保持不变。“铜导线很难被超越，”Synopsys公司的Commens说道。“除非你想尝试一些疯狂的做法，比如使用黄金，否则铜导线已经是最好的了，但这不太可能发生。”

工程师们正在寻找其他材料。“我们只需要找到一种电阻率低于目前芯片设计所用材料的物质，”Ram说道。“回归基本原理——电阻R取决于材料的电阻率ρ（rho）。随着环栅技术的出现，技术人员正努力寻找低介电常数（低k值）的材料，以降低信号网络之间的耦合电容。这些信号网络如今被压缩在比以往任何时候都小得多的空间内。介电常数的降低将减少总电容，并有助于时序收敛，因为在这些低节点中占主导地位的串扰分量会随着这种改变而减少。”

还有其他可能的材料。“研究人员正在探索钴、钌，甚至是石墨烯等替代材料，”赛义夫说。“其中一些材料在降低小尺寸器件的电阻率方面具有非常好的潜力，这将直接影响延迟性能和IR压降。但是，将这些新材料集成到硅上究竟有多大的挑战呢？”

另一个好处可能来自 3D 集成，即逻辑电路可以垂直堆叠。这或许能将平均导线长度缩短约 0.7 倍。问题在于，这只是一次性的收益，随着节点数量的增加，这个问题会持续恶化。

结论

半导体工程师和设计师一直以来都专注于晶体管长度、栅极延迟和栅极功耗等指标。这种思维方式需要转变，也应该考虑导线指标。平均导线长度、平均导线电阻和电容对于设计良好的架构至关重要，但这需要布局规划工具、分析和估算方面的新功能。

目前尚无简单的解决方案，因此这可能很快就会成为芯片设计的一个限制因素。“业界非常擅长提出创造性的解决方案，”赛义夫说，“现在是时候集中精力解决互连问题了，而这需要整个行业共同努力。”

(来源： 编译自semiengineering )

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