为什么PFD必须加延迟？一个被忽视的致命细节

本系列上一篇文章介绍了相位/频率检测器（。该电路能够识别两路输入信号在相位与频率上的差异，同时还具备较宽的线性相位检测范围。

在设计 PFD 时，在反馈路径中加入合适大小的延迟至关重要。若缺少延迟，设计中快速的反馈环路会在电路多个节点产生过窄脉冲（毛刺窄脉冲）。这一点很关键，因为由这些脉冲驱动的后续电路在脉冲过窄时可能出现工作异常。

本文将探讨反馈延迟如何解决毛刺窄脉冲问题。为更全面地说明，我们还会分析反馈延迟对 PFD 工作带来的不利影响。最后，在文章结尾，我们将简要介绍 PFD 的等效状态图，完成对 PFD 的讨论。

PFD窄脉冲问题

图 1 给出了一种常见的 PFD 实现结构。它采用一对 D 触发器，并通过反馈结构中的与门产生复位信号。

图 1 相位 / 频率检测器

图 2 为该 PFD 在两路输入（R 和 V）频率相同、但存在非零相位差时的典型波形。

图 2 两路输入频率相同且存在相位差时 PFD 的典型波形

在这种情况下，Dn 端会输出窄脉冲。原因在于：当 Dn 跳变为高电平时，Up 与 Dn 输出同时为逻辑高电平，从而触发复位路径中的与门。

Dn 输出将保持高电平，直到触发器被复位。Dn 的高电平脉冲宽度等于与门总延迟与触发器复位操作延迟之和。若复位路径工作过快，脉冲可能会窄到无法让后级电路正常工作。因此，为保证 PFD 正常工作，在反馈路径中引入适当延迟是必不可少的。

上文讨论的是 R 与 V 之间存在非零相位差的情况。图 3 则展示了相位差可忽略时的典型波形。

图 3 R 与 V 脉冲相位对齐时的典型波形

可以看到，此时 Up 和 Dn 两端都会出现毛刺窄脉冲。由于毛刺窄脉冲无法有效驱动后续电路，从这些波形可以得出结论：快速反馈路径会在锁定点附近劣化电路性能。同样，该问题可以通过有意延长复位路径延迟、展宽输出脉冲来解决。

值得一提的是，锁定点附近出现在 Up 和 Dn 输出端的窄脉冲会在 VCO 控制电压上产生纹波。不过，与其他相位检测器（如乘法型鉴相器）产生的纹波脉冲相比，该纹波能量更低，频谱覆盖带宽更宽。这些特性让纹波抑制变得容易得多。

在PFD反馈环路中加入延迟的影响

为理解 PFD 反馈路径中的延迟如何影响电路工作，我们分析图 4 中的波形。

图 4 门延迟对 PFD 波形的影响

在时刻 t₁，输入 R 检测到上升沿。假设从 R 输入到输出的触发器延迟可忽略，则 Up 输出也在 t₁时刻跳变为高电平。

随后在 t₂时刻，输入 V 出现上升沿。忽略 V 输入到输出的触发器延迟，则 Dn 输出也在 t₂时刻跳变为高电平。

此时 Up 与 Dn 均为高电平，触发与门在节点 A 产生复位信号。但复位脉冲变为高电平需要一定时间 —— 即与门的延迟。复位脉冲在 t₃时刻变为高电平后，触发器还需要额外时间完成输出复位，该过程在 t₄时刻完成。因此，图中所示的持续时间 τ_H 等于与门传播延迟与触发器复位输入到输出的延迟之和。

图 4 底部的 Up-Dn 波形代表 PFD 的最终输出，由 Up 输出减去 Dn 输出得到。该波形表明，在 τ = τ_L + τ_H 的非零时间段内，最终输出为低电平。

这里的一个关键点是：输出被复位后，它们无法在输入上升沿到来时立即跳转为逻辑高电平。换句话说，τ_L 的值不能为零。要理解这一点，需注意当两路输出在 t₄时刻被复位时，与门将节点 A 的复位信号拉至逻辑低电平。由于与门存在延迟，该过程无法立即完成。

此外，当复位脉冲在 t₅时刻变为低电平后，触发器需要一段额外时间从复位状态恢复，才能准备检测后续输入上升沿。因此，τ_L 的最小值等于与门传播延迟与触发器复位恢复时间之和。

反馈延迟对 PFD 性能的不利影响

如前所述，图 4 中的 Up-Dn 波形即为 PFD 的最终输出（Vout）。设 τ_min 为 τ 的最小值，T 为输入信号周期（见图 4）。此时，Up-Dn 信号的平均值最大值为：

由上一篇文章可知，PFD 的增益为：

将公式 1 的平均值除以 PFD 增益，可得到 PFD 能够检测的最大相位误差：

其中 ω_R 为输入角频率。

上一篇文章讨论的理想 PFD，其输入输出特性的线性范围为 –2π 至 +2π。而由于门电路延迟不为零，实际 PFD 无法达到这一范围。公式 3 表明，最大可检测相位误差取决于 ω_R 和 τ_min。

实例：计算含非零门延迟 PFD 的线性范围

考虑一个采用如下参数触发器的 PFD：

复位操作延迟：2.5 ns

复位恢复时间：3 ns

与门延迟：1.5 ns

若输入信号频率为 25 MHz，该 PFD 可检测的最大相位误差是多少？

解答

首先计算 τ_H 与 τ_L。τ_H 等于与门传播延迟与触发器复位操作延迟之和，即 τ_H = 1.5 + 2.5 = 4 ns。τ_L 的最小值等于与门传播延迟与触发器恢复时间之和，即 τ_L = 1.5 + 3 = 4.5 ns。

因此，由非零门延迟导致 Up-Dn 为低电平的最小间隔为 τ_min = τ_H + τ_L = 4 + 4.5 = 8.5 ns。将 ω_R = 2π×25 MHz 与 τ_min = 8.5 ns 代入公式 3，可算出最大可检测相位误差：

可见，尽管理想 PFD 可检测的最大相位误差为 2π 弧度，但给定的门延迟将该值降至 4.95 弧度，减少了 21%。

PFD的等效状态图

在本系列前文我们了解到，RS 触发器鉴相器可建模为一个双状态器件，其状态图如图 5 所示。

图 5 RS 触发器鉴相器（左）及其等效状态图（右）

PFD 同样可以用状态机建模。粗略分析可知，PFD 等效为一个至少包含三个独立状态的状态机：

状态 0：Up=0，Dn=0

状态 1：Up=1，Dn=0

状态 2：Up=0，Dn=1

如图 6 所示。

图 6 PFD 电路的状态图

当 PFD 处于状态 0（Up=0，Dn=0）时，输入 R 的上升沿会使系统切换至状态 1（Up=1，Dn=0）。电路将保持该状态，直到输入 V 的上升沿复位触发器，使系统返回状态 0。

如图 6 所示，输入 V 的上升沿会使系统从状态 0 切换至状态 2（Up=0，Dn=1）。电路保持该状态，直到输入 R 的上升沿复位触发器，使系统返回状态 0（Up=0 且 Dn=0）。

需要注意的是，上述状态图只是系统的基础模型。如图 4 所示，Up 和 Dn 输出可能会短暂同时为高电平。因此，更精确的系统模型应包含第四个状态：Up=1 且 Dn=1。

总结

PFD 设计中的一个核心问题是避免电路各节点产生过窄脉冲。这些由设计中快速反馈环路引发的毛刺窄脉冲，会导致后级电路工作异常。因此，为确保电路正常工作，在反馈路径中加入合适的延迟至关重要。但需要注意，反馈延迟会同时限制最大可检测相位误差与最高工作频率。

原文：

https://www.allaboutcircuits.com/technical-articles/understanding-the-exclusive-or-phase-detector/

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