1纳米，大战打响

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据韩媒引述相关报道，全球最大的晶圆代工厂台积电（TSMC）已确认其继2nm工艺之后的下一代工艺命名为“A14”，并公布了详细的路线图，目标是在2027年实现试生产。

据Digitimes日前报道，台积电正式宣布其1.4nm级超精细工艺“A14”的发布日期，以应对来自英特尔和三星电子的激烈竞争。台积电目前正在台湾中部科学园区（CTSP）建设一座新的晶圆厂（Fab 25），投资额约为490亿美元（约合66万亿韩元）。该晶圆厂预计将于2027年底进行试生产，并于2028年开始全面量产。

A14工艺基于台积电第二代纳米片晶体管架构。与 2nm 工艺 (N2) 相比，在相同功耗水平下，性能提升 15%，而功耗最多可降低 30%。此外，逻辑密度提升超过 20%，从而能够制造更小巧、更高效的 AI 加速器和移动芯片组。

值得注意的是台积电引入下一代光刻设备的策略。在 A14 工艺的初期阶段，台积电计划首先利用现有的“低数值孔径 EUV”设备应用多重曝光技术，以确保良率和成本效益。随后，在 2027 年第三季度左右，该公司计划通过逐步引入 ASML 的下一代“高数值孔径 EUV”设备来实现技术进步。这被解读为一种“稳定技术领先”的策略，与英特尔在早期阶段就积极全面采用高纳米设备的策略形成鲜明对比。

业界预计，A14工艺将成为计划于2028年发布的“iPhone 20（暂定名）”以及下一代AI服务器芯片组的关键生产基地。尤其值得一提的是，据报道三星电子已将其1.4nm工艺的量产目标调整至2029年，而台积电通过确认2027年试生产和2028年量产的计划，在先进制造工艺的竞争中占据了优势地位。

此外，分析师指出，台积电将工艺命名为“A14”，标志着埃格斯特朗时代的开启。他们预测，鉴于人工智能的蓬勃发展，能效已成为半导体性能的关键指标，台积电的低功耗、高能效工艺路线图将产生强大的“锁定”效应，从而留住苹果和英伟达等主要客户。

台积电1.4nm工艺技术细节

台积电业务发展及全球销售高级副总裁兼副首席运营Kevin Zhang在去年的北美峰会上表示：“A14是我们面向全节点的下一代先进硅技术。从速度方面来看，相比N2，A14的性能提升高达15%，功耗降低30%，逻辑密度是芯片整体密度的1.23倍，混合设计至少也是1.2倍。因此，这是一项意义非凡的技术。”

台积电的A14工艺是一项全新的工艺技术，它基于公司第二代GAAFET纳米片晶体管和新的标准单元架构，旨在实现性能、功耗和尺寸缩放方面的优势。台积电预计，与N2工艺相比，A14工艺在相同功耗和复杂度下可实现10%至15%的性能提升，在相同频率和晶体管数量下功耗降低25%至30%，晶体管密度（分别针对混合芯片设计和逻辑电路）提高20%至23%。由于A14是一个全新的工艺节点，因此与N2P（利用N2的IP）以及采用背面供电的N2P工艺的A16相比，它需要全新的IP、优化和EDA软件。

与 A16（以及 N2 和 N2P）不同，A14 缺少超强电源轨 (SPR) 背面供电网络 (BSPDN)，这使得该技术只能面向那些无法从 BSPDN 中获得实际收益的应用——而 BSPDN 会带来额外的成本。许多客户端、边缘和特殊应用可以利用台积电第二代 GAA 纳米片晶体管带来的更高性能、更低功耗和更高的晶体管密度，但这些应用并不需要密集的电源布线，传统的正面供电网络即可满足需求。

张先生表示：“这项技术还采用了我们的NanoFlex Pro技术，它实际上是一种设计技术协同优化（DTCO）技术，使设计人员能够以非常灵活的方式设计产品，从而实现最佳的功率性能优势。这项技术将于2028年投入量产。该技术的首个版本不包含背面供电轨。”

当然，台积电深知其客户开发高性能客户端和数据中心应用的需求，因此计划在2029年推出带有SPR背面供电的A14工艺。目前，该公司尚未透露该工艺技术的确切名称，但根据台积电的传统命名规则，预计它将被命名为A14P。展望未来，预计A14将在2029年之后推出其最高性能版本（A14X）和成本优化版本（A14C）。

台积电A14系列工艺技术的关键优势之一在于其NanoFlex Pro架构，该架构使芯片设计人员能够微调晶体管配置，从而针对特定应用或工作负载实现最佳的功耗、性能和面积（PPA）。而使用非Pro版本的FinFlex架构，开发人员可以在一个模块内混合搭配来自不同库（高性能、低功耗、面积高效）的单元，以优化性能、功耗和面积。

三星和Rapidus加速

据韩媒报道，三星电子的晶圆代工部门已设定目标，力争在2030年前推出1纳米工艺。

1纳米技术被誉为“梦想半导体”工艺，它采用一种全新方法，将五个原子晶粒大小的计算单元排列成芯片。三星电子设立此目标旨在与竞争对手台积电展开全面技术竞争，并在下一代半导体市场抢占先机。此外，三星电子还决定在其现有的尖端2纳米技术基础上开发多种工艺，以赢得重要客户。

据业内人士30日透露，三星电子晶圆代工部已制定计划，力争在2030年前完成1nm半导体工艺的研发并实现量产。1nm技术被视为一项梦寐以求的创新工艺，因为它可以将半导体芯片中负责数据处理的组件宽度缩小至1nm。由于组件宽度仅为目前三星电子晶圆代工部最先进的2nm工艺的一半，因此制造难度也随之增加。

1nm工艺引入了一种名为“Fork Sheet'”的新结构，并实现了器件的微型化。在2nm工艺之前，器件采用环栅（GAA）技术制造。该技术通过将电流路径从原有的三个面扩展到四个面，最大限度地提高了功耗效率。

叉形片层技术旨在最大限度地缩短GAA器件之间的距离。它通过在GAA器件之间构建电不透水的隔墙来实现，就像在空间中插入叉子一样。例如，这就像将村庄中房屋之间传统的草坪结构转变为建造巨大的混凝土墙一样。正如移除草坪可以腾出更多空间建造房屋一样，这意味着可以在相同的芯片面积内放置更多器件。

三星电子的晶圆代工业务在全球市场排名第二，与市场份额接近70%的台积电相比，差距约为十倍。即使是市场主导者台积电，据报道也在积极推进其1纳米工艺在2030年后引入叉片技术。业内人士认为，三星电子此举意在通过制定2030年前实现1纳米工艺的路线图，与台积电展开公平的技术竞争。

自2019年宣布“2030年成为系统半导体第一”的愿景以来，三星电子一直致力于追赶台积电，尤其是在先进制造工艺方面。2019年，三星电子推出了全球首个7纳米极紫外（EUV）光刻工艺；2022年，又推出了全球首款采用3纳米工艺的GAA器件。

一位业内人士解释说：“虽然三星电子在营收或产能方面超越台积电的现实难度很大，但它在技术方面仍在不断竞争。”他还补充道：“去年从特斯拉获得价值165亿美元（约合25万亿韩元）的2纳米人工智能（AI）芯片供应合同，正是其技术实力的有力证明。”

三星电子的晶圆代工业务目前正在对其尖端的2纳米技术进行多项改进。该公司正在为特斯拉的2纳米芯片“AI6”开发一种名为“SF2T”的定制工艺，用于量产。这款芯片将于2027年开始在三星电子位于美国泰勒的新晶圆代工中心生产。

三星电子系统LSI事业部正在加速开发新的2nm工艺，包括将于今年开始用于生产新型智能手机应用处理器（AP）的“SF2P”工艺，以及计划于明年投入运营的“SF2P+”工艺。一位半导体行业人士表示：“随着目前2nm工艺良率超过60%，生产效率的提高，人们对今年实现盈利的预期也越来越高。”

与此同时，Rapidus也表明，公司正在发力1nm。

据报道，总部位于东京千代田区的Rapidus公司致力于为先进半导体提供代工服务，计划于2026年底开始生产客户设计的2纳米测试芯片。这将是迈向量产的重要里程碑，量产目标定于2027年实现。

该公司首席技术官石丸一成表示，Rapidus的目标是在1纳米制程节点上将与台积电的技术差距缩小到六个月左右。

按照最初计划，Rapidus将于2029年开始生产，目标是快速实现量产，以跟上竞争对手的步伐。然而，据报道，三星和英特尔在提高其尖端产品的良率方面正面临挑战，这意味着Rapidus也将面临同样的困境。

2纳米后的芯片，怎么办？

设计、开发和制造 2nm 及以下的芯片需要一系列全新的商业和技术权衡，从架构构思到制造良率，每一步都会产生更大的影响。

在如此小的尺寸下，缩小器件特征的主要目标是实现每瓦性能的数倍提升，但这并非像在硅片上集成更多晶体管那么简单。在这样的尺寸下，几个原子的偏差，或者信号路径中纳米级的空隙或毛刺，都可能影响性能。导线和金属层变得如此纤薄，任何异常都可能导致意料之外的热梯度和热迁移，从而降低可靠性并缩短器件寿命。此外，诸如光刻胶之类的材料需要极高的纯度，其杂质含量必须以千万亿分之一来衡量。

复杂性在各个层面呈爆炸式增长，并可能在意想不到的地方产生连锁反应。多芯片组件可能包含数百亿甚至数千亿个晶体管、多种不同类型的存储器，以及多层/多芯片布线和供电方案。要管理所有这些组件，无论是在局部还是全局层面，都需要跨越传统壁垒的多个专业领域，并且几乎所有方面都需要多次迭代。

“从金属层0到金属层3，其图案化和材料复杂性都非常高，” Lam Research公司副总裁David Fried表示。“我是一名晶体管专家，所以我一直认为晶体管的复杂性更高。以2nm逻辑器件为例，我们讨论的是环栅纳米片器件。这些晶体管的三维复杂性非同寻常。从鳍式场效应晶体管（FinFET）到环栅纳米线的过渡比之前的过渡复杂一个数量级。从结构复杂性的角度来看，技术前端涉及的材料种类更多。而到了金属层0到金属层3，这些层的材料种类就少了很多。通常情况下，图案化程度会略微提高，特征尺寸也会略微缩小，但材料种类却少得多，关键性能指标（例如电阻、电容、一些结构完整性参数和一些可靠性参数）也会相应减少。然而，在管理晶体管性能方面，我们仍然需要关注许多不同级别的性能指标。”

从经济角度来看，几乎所有前沿芯片设计都针对特定供应商或工作负载。财力雄厚的公司能够负担得起这些价格昂贵的先进节点芯片，他们希望芯片能够针对特定数据类型和运行条件进行定制，并且希望能够在多代衍生芯片中利用这种定制化特性。与此同时，代工厂也需要能够将投资扩展到单个客户之外。满足这两方面需求的方法是：在芯片堆叠的底层使用通用金属层（通常需要借助一些非常昂贵的工具和设备进行开发），同时在金属堆叠的上层增加更多定制化元素。

Synopsys工程副总裁 Kostas Adam 表示：“如果代工厂能够用基本相同的工艺标准化几个金属层，那就非常有用。这包括金属层 0 到金属层 3，通常还包括中间的金属层 4 和 5，虽然最多可以达到 12 层。但这并不能改变每个金属层都有不同布线配置的事实。每个金属层都需要单独的计算来生成掩模并打印该特定层。但代工厂会提供不同的变体。所以，并非只有一种 2 纳米工艺就万事大吉了。它允许一定程度的定制。例如，一些知名客户可能需要在其金属化工艺中添加更多层以获得更高的性能，这使得晶圆厂对复杂性的管理更具挑战性。”

但这只会增加挑战。“你把越多的东西放在一起，就越需要同时对多种影响进行协同优化，”亚当说。“因此，计算量不断增加，处理所有这些因素的复杂性也变得更有意思了。”

这些选择也会增加成本，从设计到最终的芯片成品，总成本很容易超过1亿美元。虽然这看起来像是一笔巨大的前期投资，但对于人工智能数据中心而言，低功耗和更高性能（更少的冷却、更低的能源成本）带来的收益可能远超前者。

英特尔逻辑技术开发副总裁兼总经理 Ben Sell 表示：“对于我们的一些客户，我们采用三层底部芯片，然后在上面堆叠一个 Intel 18A 芯片。 目前我们使用一种名为 Foveros 的技术，它是一种特定间距的微凸点。间距可以是 35 微米或 25 微米，我们将这些芯片逐个凸点堆叠，以获得更高的芯片间通信信号密度。我们真正需要的是缩小这些连接的间距，而混合键合技术正可以满足这一需求。如果您看看我们即将发布的下一批产品，就会发现我们将采用 9 微米的混合键合间距，从而实现更高密度的芯片间连接。这是真正帮助我们扩展芯片连接的一种方式，从凸点到混合键合。”

几乎所有这些尖端芯片都是异构的。虽然部分逻辑电路采用 2 纳米或 18 埃工艺，但大多数设计也使用了采用较旧工艺开发的芯片进行封装。混合制造工艺并非新鲜事，但这些组合的规模和潜在影响正变得越来越具有挑战性。像谷歌、特斯拉、微软和 Meta 这样的大型系统公司不断追求更高的性能，这需要比单个光罩所能提供的更大的面积。至少到目前为止，解决方案是将不同的功能划分成芯片组，并使用中介层将它们连接起来，这样每个系统的逻辑密度就比单个光罩大小的 SoC 所能提供的要高得多。但随着芯片组数量的增加，这种方法很容易从一个难题变成一个无法解决的问题。

“单芯片扩展已不再足够，” proteanTecs首席技术官Evelyn Landman表示，“多芯片架构将继续发展，因为它们能够扩展性能、实现异构性并提高经济效益。这一点在行业领导者的先进计算路线图中日益明显。挑战已从构建大型芯片转变为确保多个芯片能够长期作为一个连贯的系统运行。芯片组虽然带来了一些风险，但同时也带来了其他风险，包括互连效应、封装引起的差异，以及调试复杂性、良率和运营经济性等。这些风险必须得到积极管理，而不能仅仅因为这些问题以前不存在就想当然地认为它们不存在。”

管理不同节点开发的芯片组之间的信号流量又带来了另一项挑战，因为老节点的 I/O 速度和数据传输速度通常较慢。这就需要对数据在处理单元和内存之间的传输进行更精细的控制和优先级排序。

“如果你想要一个更大的系统，比如 100 x 100 毫米，要么你做一个非常大的中介层，要么你做一些小型桥接器，把相邻的芯片连接起来，”塞尔说。“为几十个芯片制作桥接器比做一个巨大的中介层，然后把所有东西都粘合在上面要经济得多。”

更艰难的权衡

尺寸缩小会影响晶圆厂中的每个工艺流程，以及与这些工艺流程相关的每件设备。

Synopsys公司的Adam表示：“在使用诸如芯片连接之类的技术之前，尤其是在更先进的前沿技术中，需要进行大量的晶圆减薄、硅通孔和背面供电等工序，将晶圆减薄至10微米厚。他们把这种晶圆比作土豆片，因为应力效应会导致晶圆像土豆片一样变形。如果不仔细考虑制造过程中的这种变形，在尝试将一个薄芯片堆叠在另一个芯片上时，可能会导致非常严重的错位问题。这个问题在高带宽存储器中尤为普遍，因为这类存储器通常由12到16个芯片堆叠而成。”

前沿领域的每一项决策都会产生影响，有些影响上游，有些则更多地影响下游。“我们需要确保2纳米技术能够与封装完美兼容，”Rapidus Design Solutions封装技术现场首席技术官Rozalia Beica表示。“我们正在开发封装技术，同时也在构建生态系统。现在，借助EDA（电子设计自动化）技术，我们能够获得所需的所有IP（知识产权）。我们拥有快速辅助设计服务所需的工具，并将作为一项可选服务提供给客户。将所有这些整合起来将非常困难。硅芯片的制造计划于2027年启动，封装则计划于2028年启动。我们还有几年的时间来准备和应对各种挑战，并从中学习。”

扩展到最先进工艺节点的最大优势在于降低每平方毫米的功耗。过去，仅仅为了增加晶体管数量而进行工艺扩展——这在FinFET时代之前是提升性能的标准方法——在过去五个工艺节点中带来的性能提升却十分有限。不同代工厂的结果有所不同，但每个节点的性能提升幅度不超过20%（有时甚至只有个位数），而且往往是以牺牲功耗为代价的。这反过来又导致了2.5D架构（在人工智能数据中心内部）的激增，这种架构由通用处理器和高度专用的加速器组成，并通过大型硅中介层连接。

CPU、GPU、DSP、MCU 和 FPGA 属于通用处理器，而 NPU 和 TPU 则用于处理特定数据类型。市面上也出现了一些新型混合处理器，例如 Arm 的新型 AGI CPU 和一些神经形态处理器。但要实现性能的量级提升，需要将多种类型的处理器组合在一起，无论是集成在单个芯片上、封装内连接在一起、安装在电路板上还是机架中。而且，无论采用哪种方式，都需要大量的散热和设备监控，以确保处理器和存储器之间的数据路径畅通无阻。

此外，工艺尺寸缩小到3nm以下会导致栅极漏电流增加，以至于鳍式场效应晶体管（FinFET）存在严重的漏电流问题。这反过来又会增加热密度，加剧散热难题。目前，解决这个问题的方法是采用环栅场效应晶体管（也称为纳米片），但芯片制造商正在研发互补的场效应晶体管工艺，预计将在未来几个埃节点内实现。

全局性问题解决之道

在2纳米及以下制程工艺中，几乎所有挑战都相互关联，这一点变得显而易见。孤立地解决一个挑战很可能导致其他地方出现更棘手的问题。

“在2nm和18A工艺中，裕量已成为最受诟病的资源之一，”proteanTecs公司的Landman表示。“裕量必须足以应对工艺偏差、热效应和环境影响、工作负载压力、潜在缺陷以及老化等问题。将所有这些因素汇总到一个最坏情况下的保护带已经不再可行。静态保护带会牺牲性能和功耗，并且仍然无法抵御实际应用环境中的各种挑战。唯一可持续的方法是直接测量保护带，即在实际工作负载下，以高覆盖率实时监测时序裕量，并在产品生命周期内持续管理。其理念是通过测量时序裕量来监测保护带的直接影响，而不是通过间接方法。”

通过结合更快的互连技术、针对不同类型的数据进行优化、算法量化以及软硬件协同设计，性能得到了显著提升。但它们实现性能提升的方式却可能大相径庭。

“集成不同子系统有很多不同的方案，”Lam公司的Fried说道。“如果你想集成高速存储器，性能和带宽将是你的首要考虑因素。如果你想将最大的逻辑电路与光互连集成，那么尺寸和散热限制可能更为重要。关键在于理解系统集成各个层面的限制。这方面总会有多种选择。3D封装和异构技术为优化开辟了全新的途径。这意味着每个系统都会找到一套优化的解决方案。这正是最酷的地方。现在你有了全新的优化维度，但每个环节都存在可变性问题。”

简而言之，每个新节点和每种新的多芯片架构都涉及更多交互，工程上的回旋余地也更小。但这并非扩展的终点。如果真正的 3D-IC 设计能够成功部署，性能和功耗有望再提升一个数量级甚至更多。这主要是因为，与相对较厚的硅中介层相比，逻辑和存储器之间垂直传输信号的距离将显著缩短，电阻也会降低。此外，借助混合键合技术，这些信号的布线速度也会更快。

众多业内人士证实，全3D集成电路正在研发中，但目前尚无任何产品投入生产。这些产品是否会进行商业销售，以及如果成功，会有多少信息公开，目前仍不明朗。大多数此类设计将针对不同的数据中心进行定制，其工作原理（或可能遇到的难题）属于高度机密的信息。然而，可以肯定的是，这些挑战既重大又层层叠加——包括最佳布局规划、更薄的芯片和基板、搬运问题、翘曲、检测和测试的便捷性、信号完整性和通信控制、晶格失配管理、电迁移、加速老化以及散热等。

而这仅仅是针对已知限制条件而言。这些芯片的研发处于物理学的前沿领域，在那里，意外情况并不罕见。在某些情况下，这些意外情况是积极的。

英特尔的塞尔表示：“我们实际上并未发现栅极氧化层质量会受到机械应力的影响。我们施加了大量的机械应力来提高驱动电流，在很多情况下，机械应力是有益的，尤其对于pMOS器件而言，它有助于延缓老化。这主要是因为它可以调整器件的带隙。我们发现，在上升沿施加更高的应力实际上更有利于器件的老化。”

但在其他情况下，情况则不尽相同。随着尺寸缩小和公差收紧，每个新节点的变异性都构成更严峻的挑战，需要在制造流程的早期阶段、更多的工艺步骤中逐步加以解决。

“你必须把第一层做好，” PDF Solutions的 Fab 应用解决方案经理 John Holt 说。 “误差范围刚好足以让原子扩散到界面，并扩散穿过另一层。代工厂可以非常精确地控制沉积过程。但自然变异性也存在，而且不仅仅局限于沉积这一步骤。因此，如果你要考虑关键尺寸 (CD)，就必须考虑晶圆在图案化之前的状态——厚度、反射率——然后对晶圆进行涂覆、曝光和显影。这需要考虑所有环境因素，以便在晶圆上沉积光刻胶敏感层，从而进行图案化。我们发现这些透镜光学元件对任何温度变化都非常敏感，所以你还要考虑光学元件。接下来，你还要考虑蚀刻这一步骤。它如何在非常稀疏的几何形状上进行蚀刻？而这仅仅是制造过程中的两个步骤。现在你还要注入源极/漏极，所以又多了一个变异来源。如果你不从整体上考虑这个问题，你就不会成功。”

多年来，芯片行业一直在开发各种未来可能用得上的技术和工艺，但这些技术和工艺往往被搁置，直到绝对必要时才会启用。这其中包括高数值孔径极紫外光刻（EUV）技术，该技术能够将小于2纳米的晶体管印刷到硅片上；以及多束电子束光刻技术的进步，该技术确保光掩模上印刷的内容与硅片上需要印刷的内容完全一致。D2S公司首席执行官藤村明在最近的一次演讲中指出，随着芯片面积的增大，光刻掩模（OPC掩模）的精度会降低。通过用曲线形状代替多边形，印刷精度可以显著提高，从而提升埃级芯片的良率。

未来的

工艺节点编号不再代表硅片上线条之间的精确测量值，但这并不意味着工艺微缩已经停止。

“这些技术所使用的尺寸已经非常小了，”Lam Research 的 Fried 表示。“尺寸缩放还有很大的提升空间。EUV 和高数值孔径 EUV 技术，以及 Lam 的 Aether 干式光刻胶技术（与 EUV 光刻技术配套使用），使我们能够继续缩小尺寸。但定义新节点的不仅仅是尺寸缩放，还有功耗、性能、面积和成本。功耗、性能、面积和成本这四个因素仍然至关重要。要让这四个因素都得到足够大的提升，从而开发出一个真正有价值的新节点，我们还有很大的提升空间。”

而且，至少就目前来看，似乎有足够的动力和投资来克服任何障碍，并继续向下一个节点迈进。

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