复旦大学，最新Nature大子刊综述！

用于仿生计算的基于铁电的神经形态记忆器件！

自20世纪70年代以来，传统冯·诺依曼体系凭借晶体管不断微缩实现了算力与能效的大幅提升——从1971年Intel 4004的2,300个晶体管，迈向当今动辄超过10 billion晶体管的GPU。然而，当CMOS器件尺寸逼近数纳米量级，漏电恶化与“存储墙”（memory wall）问题凸显：处理单元速度提升难以匹配内存访问带宽，导致整体性能与能效受限。物联网与人工智能的兴起又进一步放大了对低时延、低能耗计算的需求。与此对照，人脑以区位共置的“存算一体”、鲁棒并行等机制，仅约20 W功耗即可完成复杂认知，这与典型GPU约250 W的功耗形成鲜明反差。因此，突破“存储墙”的先进存储与计算架构成为关键方向，类脑（神经形态）计算由此受到广泛关注。

鉴于此，复旦大学王建禄教授、吴广健教授、黄张成教授系统回顾了铁电神经形态器件与阵列的研究进展及其在传感器内计算中的应用，总结了铁电突触器件和神经元电路的器件结构与原理，重点探讨了铁电器件在构建高效、可扩展的突触及神经元阵列中的关键作用，并展望了其在支持基于 CMOS 内存技术无法实现的工作负载方面的潜力。相关成果以题为“Ferroelectric-based neuromorphic memory devices for bio-inspired computing”发表在最新一期《Nature Reviews Electrical Engineering》上。

【铁电极化翻转与器件关联】

铁电材料内部自发极化一致的区域称为“畴”，畴壁分隔不同取向。畴翻转的动力学深刻影响器件性能。描述模型包括：Merz定律（开关时间与电场呈指数关系）、Kolmogorov–Avrami–Ishibashi（KAI）模型（以畴壁传播与并合为核心）以及更适用于多晶薄膜的核化受限开关（NLS）模型与非均匀场机制等。微/宏器件常呈现“渐进式”多状态翻转；而当器件缩小到纳米尺度，畴数目减少，表现为“积累式”开关，FeFET的阈值电压Vth可在若干脉冲后出现突变，这也是铁电器件可模拟神经元/突触动力学的物理根基（图1a、图1b）。

图 1. 生物神经元和突触以及典型的铁电器件

【铁电突触器件：两端结构】

典型两端铁电突触采用金属–铁电–金属（或半导体）堆叠，通过极化调制器件电导，实现突触权重的连续可调（图2a）。导电调制的主因可归纳为三类：①铁电场调制肖特基势垒高度（图2b）；②调制势垒宽度并影响量子隧穿（图2c）；③氧空位迁移/细丝形成与断裂（图2d）。例如，α-In₂Se₃平面铁电二极管的电阻开关比接近10³；BaTiO₃（BTO）铁电二极管可实现短期与长期可塑性并在卷积网络视觉任务中验证有效。铁电隧穿结（FTJ）需纳米级极薄铁电层以获得高隧穿电流：BTO-FTJ在室温下实现近两数量级隧穿调制；HfO₂体系通过TiN/HZO/Al₂O₃/TiN的“双层”或“异质”堆栈在CMOS兼容性与写入电流（<100 nA）方面具优势，记忆窗可达≈10 V。基于Ag–BTO–Nb:SrTiO₃（NSTO）的FTJ可在亚纳秒脉冲下完成超快开关，呈现典型“夹钳型”回滞与多级电阻态（图2b–d）。

图 2. 双端铁电突触器件的结构和原理

【从“一阶”到“二阶”：时间动力学的铁电忆阻】

多数两端器件为“一阶忆阻”，电导仅由外加电压决定。为逼近生物突触的时序依赖特性，引入“二阶忆阻”概念，即电导由外加刺激与器件内部状态共同决定。以p⁺-Si–Hf₀.₅Zr₀.₅O₂–TiN FTJ为例，铁电极化与界面陷阱电荷的耦合导致对脉冲频率高度敏感：高频（如200 Hz）脉冲倾向推动极化翻转、电阻下降；低频（如10 Hz）下去极化增强、电阻上升，对应成对脉冲促进（PPF）/抑制（PPD）的短时可塑性行为空间，实现短期与长期记忆的耦合调制。

【三端铁电突触：FeFET的可模拟权重】

FeFET以铁电层作栅介质，部分畴翻转即可在关断后“记忆”通道电导，从而映射突触权重（图3a）。通过控制单脉冲极性/幅度/宽度，可在短期（EPSC/IPSC迅速回基线）与长期（LTP/LTD）之间可逆切换（图3b）。LTP/LTD的常见测量方案包括：恒幅等宽、恒幅递增宽度、等宽递增幅值，其中“递增幅值”往往带来更高开关比与更对称的权重更新。此外，界面陷阱俘获/释陷与光调制会与铁电翻转并存，既带来可靠性挑战，也为构建“感知—记忆—计算”一体的视觉神经形态系统提供机会。

图 3. 三端铁电突触行为的原理

【FeFET突触优化路径】

为扩大量程、提升线性与对称性并抑制温度/噪声影响，文中提出多种工程化策略：①分裂栅（split-gate）：在栅极/铁电层下分区以拉开V_th分布，扩大记忆窗与感测裕量（图4a）。②界面层工程：SiON替代SiO₂可改善抗噪与耐久；在TaN与HZO之间插入ALD-TiN可提高铁电正交相结晶度，获得更线性的权重变化（图4b）。③铁电层工程：铁电–介质–超晶格铁电“超晶格”栈通过E_dep调控与畴群统计分布，实现≈80×动态范围与≈1,000个可分辨电导状态；“纳米晶嵌入绝缘体”方案（如ZrO₂@Al₂O₃）将等效铁电厚度降至≈3.6 nm、工作电压降至≈5 V；nanosheet结构则以垂直层级提升驱动能力与动态范围，不显著增加面积成本。

图 4. 提高 FeFET 突触器件性能的方法

【铁电神经元：LIF与FHN的电路化实现】

在LIF模型中，膜电位积分—漏泄—触发—不应期可由简单R-C与比较/开关实现；FeFET的“反向极化—阈值转移—放电”特性适配该机理。早期PZT厚膜因保持性过强不利“漏泄”，而部分结晶的5 nm HZO“漏泄铁电”层可缩短保持时间，从而用“1T1R”简化为无电容神经元，显著降低硬件成本。更复杂的FitzHugh–Nagumo（FHN）模型也可用“1 FeFET+3 MOSFET+1 C”实现；同时，FTJ等两端器件亦被探索用于神经元。重要的是，这些器件可与28 nm高k金属栅工艺、8 nm HfO₂铁电层以及石墨烯、MoTe₂等2D材料兼容，利于进一步与感知前端耦合。

【类脑阵列与CIM】

基于Ohm定律与KCL的电流域乘加（MAC）是铁电阵列加速的主流实现。0T-1FeFET单元密度最高但易写扰；在栅端引入访问晶体管形成1T-1FeFET可显著缓解写扰；进一步的2T-1FeFET以pFET/nFET对称充放电，降低权重更新的非线性与不对称。除电流域，作者还展示了时间域CIM：用FeFET调制反相器延迟并级联实现“延迟累加”，等效MAC（图5e）。为降低“全激活”行时的静态功耗，文中提出铁电电容式存储路线，读写仅依赖瞬态电荷传输，单元尺寸小、接近零静态功耗。面向超大网络存储与训练，3D结构可显著提高密度，但铁电外延/贵金属沉积与刻蚀在3D工艺上仍具挑战，尚未达到“数百层”量级的大规模阵列。

图 5. 基于铁电的神经元和突触阵列的实现

【类脑“传感内计算”】

借鉴视网膜的分层处理（光感—双极—节细胞，侧抑制形成中心-周边拮抗以增强对比），铁电器件可通过极化态调控光响应度R与光生电流弛豫时间，在“器件物理层”实现目标信号放大/背景抑制与自适应增强（“选择性注意”“对比提升”）。更进一步，传统光探测器仅具正权，而铁电调谐的光探测器可实现正/负R的可电控线性调节，构建“权重可正可负”的像素阵列，直接在传感端完成卷积/边缘检测与模式分类等MAC操作，显著降低数据搬运开销并贴近“眼-脑一体”的硬件流程。当前瓶颈在于大规模高质量材料生长、器件加工一致性、同芯片多模态可重构，以及阵列与算法的协同设计。

图 6. 基于铁电器件的仿生传感器内计算

图 7. 基于铁电器件的神经形态计算系统展望

【总结与展望】

铁电器件因其非易失性极化切换和多态可控性等丰富的物理特性，在高密度、高能效存储与计算应用中展现出广阔前景。然而，仍面临诸多技术挑战：在机制层面，铪基器件的“唤醒效应”和疲劳问题需要通过优化工艺条件和界面质量来缓解；在器件层面，需实现纳米级尺寸下的铁电性保持、均匀性控制和耐久性提升；在阵列层面，需构建具备高计算精度、高能效和面积效率的大规模铁电阵列，并探索三维集成与多模块融合；在应用层面，需开发新的集成技术（如三维集成和异质集成），并针对具体场景优化架构设计。尽管存在上述挑战，铁电器件仍将是实现仿脑计算、支持 CMOS 内存技术无法胜任的工作负载的关键组成部分。