3D，NAND，Flash剖析

3D NAND Basic

3D NAND

3D NAND，也被称为垂直NAND（V-NAND），是一种非易失性闪存，其存储单元垂直堆叠以增加存储密度。如今的3D NAND芯片尺寸约为12毫米×6毫米，具体尺寸取决于其密度。传统的3D NAND架构包含一个带有阶梯结构的单元阵列，以及与之相邻的外围晶体管。

3D NAND单元由多个组件构成：W/TiN作为栅电极AlO和阻挡氧化层，用于控制带隙并阻止电子移动硅氮化物(Silicon nitrate trapping layer)陷阱层，用于存储电子隧穿氧化层(Tunneling oxide )中心的多晶硅通道(Poly channel)，用于在存储单元串中实现电连接

横向扩展需要减小阶梯区域、外围电路区域和狭缝区域的面积。阶梯的作用是作为栅电极接触的垫片。通过在宽度方向而不是长度方向放置更多接触点，可以节省整体阶梯长度。这种锯齿形阶梯结构带来了挑战，例如需要进行深刻蚀并控制刻蚀轮廓，同时保持关键尺寸（CD）和刻蚀速率的均匀性。

横向扩展的另一个机会在于外围CMOS区域。Fab 正在将外围晶体管移到存储器阵列的下方或上方，目标是节省约10-15%的芯片面积。CMOS在阵列下（CMOS under array, CuA）的主要优势是制造成本更低且产量损失更小。在CuA中，CMOS结必须在单元形成之前制造。与CuA相比，CMOS在阵列上（CMOS over Array, CoA）的CMOS晶体管必须在单独的硅片上制造。随后，必须将两片硅片键合在一起，以连接关键的金属 Pad。

3D NAND扩展的第二种方法是垂直方向的扩展。这是通过增加更多的层对来实现的，但随着高度和纵横比的增加，这种方法成本越来越高。通过减小每层对的厚度，可以在相同的堆叠高度下容纳更多的层。在减小堆叠高度时，去除硅氮化物以及在替换栅极工艺中用金属填充空间的难度会逐渐增加。

随着层对的增加，需要更厚的硬掩模沉积和刻蚀来进行后续处理。困难的是，更厚的硬掩模会增加整体堆叠高度，从而导致更高的纵横比。在阶梯形成之后，刻蚀出的区域需要用介电薄膜填充。这一过程是通过等离子体增强高纵横比工艺（PE-HARP）介电间隙填充工艺完成的。这种薄膜具有非常高的沉积速率，应力可调，并且与其他替代方案相比，在后续处理中收缩率最低。垂直扩展的下一个关键工艺是高纵横比接触的金属间隙填充。在3D NAND中，化学气相沉积钨（W）被广泛用于实现垂直方向上的许多连接。随着堆叠高度的增加，这一金属填充工艺面临两大挑战。首先，深接触具有桶形（barrel-shaped）轮廓。当接触孔用钨填充时，顶部可能会被掐断，将腐蚀性气体困在里面，这可能会在后续过程中损坏大部分芯片。这些金属通常会在高拉应力下生长，可能会使晶圆变形并破坏邻近的结构。

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