铜互联的替代者，IBM最新分享

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众所周知，在多年前，正是IBM发现并推动了铜互连的发展，才引领芯片行业发展至今。进入最近这些年，大家对铜互连的未来又有了新的思考。

IBM在最新的博客文章中则表示，即使过了 27 年，IBM 在 CMOS 半导体生产中引入 Cu（铜）镶嵌技术用于 BEOL（后端制程）的创新仍然是高性能、低功耗逻辑集成电路芯片制造的行业标准。

IBM Research同时强调，公司在该领域不断创新，并在2024 年 IEDM 会议上发表了两篇重要的 BEOL 相关论文。

第一篇论文是IBM 院士 Daniel Edelstein 撰写的特邀论文，主要探讨 Cu 和后 Cu 双大马士革 BEOL 互连技术的进展和未来发展方向；第二篇论文由 IBM 和三星共同撰写。该论文由 IBM 的 Koichi Motoyama 撰写，讨论了后 Cu 替代互连技术的开发，该技术可以提高电阻电容 (RC) 性能和可靠性。

IBM重申，在过去的 50 年里，芯片特征尺寸的不断缩小一直是半导体技术进步的驱动力。根据 Dennard 缩放定律和摩尔缩放趋势，本文介绍了一种用于 2nm 节点技术的最先进的 Cu 布线技术，该技术经过全面审查，间距缩小到惊人的 24nm（12nm 线宽）。Cu 镶嵌技术包括在低 k 电介质中形成沟槽，然后沉积扩散阻挡层和衬里膜，然后通过电镀沉积 Cu。它在推动这一缩放进程方面发挥了重要作用，尽管最近，电镀已被先进的真空“回流”工艺所取代。

如下图所示，考虑到相对电阻较大的材料、屏障和衬里材料的比例，由于随着金属间距的缩小，线中导体（Cu）的体积分数不断减少，导致 Cu 线的电阻增加。

为了降低线路的电阻率并增加 Cu 的体积，可以将阻挡层和衬里变薄。但是，这种变薄过程会降低阻挡性能，而阻挡性能会阻止 Cu 扩散到电介质中。因此，电介质可靠性 (TDDB：the dielectric reliability) 会受到影响。需要创新来增加窄线中的 Cu 体积，而不会损害阻挡性能和 TDDB 可靠性。另一方面，衬里变薄会导致 Cu 线路中空洞形成趋势增加，进而会降低 Cu 线路的可靠性。当使用超low k 电介质膜时，这个问题尤其明显，因为超低 k 电介质膜通常比 SiO2 膜更软。

Cu 延展性和后 Cu 镶嵌

在本文中，IBM 介绍了一种先进的low k 电介质 (ALK) 材料，该材料具有无与伦比的机械强度、抗等离子诱导损伤 (PID：plasma-induced damage)、粘附性和 Cu-O2 扩散阻挡性能。这种尖端的 ALK 膜可实现持续的 Cu 阻挡层扩展，以降低线路电阻，同时显著改善沟槽图案化，而不会影响可靠性。附图展示了 ALK 膜卓越的抗损伤性能。

图 1. TEM/EELS 图比较了标准 SiCOH 与 ALK RIE 和 CMP 损伤层，显示 ALK 中的损伤可以忽略不计。

在图 2 中，蓝色数据点推断出图表中更长的寿命 (T63)。它说明了 ALK 膜在介电膜可靠性 (TDDB) 方面优于传统 SiCOH 材料。下图 3 显示，大多数数据点位于绿色/粉色/蓝色参考线的右侧（更长的寿命）。这意味着 ALK 膜使缩放屏障或衬垫膜能够满足 Cu 线可靠性 (EM、电迁移) 目标，这对于高性能和低功耗逻辑 IC 芯片制造至关重要。这些信息凸显了在 BEOL 互连技术中使用 ALK 膜的显著优势。

图 2. 相同电场下，36 nm 间距的 SiCOH（k=2.7 和 k=3.0）与 24 nm 间距的 ALK 的线对线 TDDB 结果。ALK 数据拟合显示出更高的可靠性。

图 3. ALK ILD 中缩放阻挡层/衬垫 HAR Cu 金属化的电迁移验证。绿色-粉色-蓝色参考线是逐步收紧要求的目标

这篇论文还强调了铑 (Rh) 大马士革技术作为现有铜大马士革技术的有前途的替代品的潜力。铑 (或铱) 已被确定为一种具有低表面散射行为和低氧化倾向的材料，这允许形成更薄的屏障甚至无障碍线。IBM 团队在展示铑电镀和铑大马士革技术的 CMP 工艺方面所做的工作是一个重要的里程碑。虽然铑是非常稀有和昂贵的材料，因此在业界并未得到广泛考虑，但论文中的成本评估和分析表明，这些纳米级布线层实际上只使用了少量铑，对于任何未使用的废料，都有积极的回收方法来帮助将其成本降低到合理的水平。在互连结构中采用铑材料有可能显著提高性能和可靠性，使铑大马士革技术成为一个有趣的研究和开发领域。

图 4. Rh 大马士革 BEOL 的首次演示，在种子/镀层 (a)、间隙填充 (b) 和 CMP (c) 方面取得了突破。部分 (d) 显示在 > 2:1 纵横比下产生 12 nm CD 线

具有嵌入式气隙的减法 Ru 顶通孔互连

IBM Research 的 Pathfinding 团队与三星研发中心合作，积极致力于开发间距低于 20nm 的尖端互连技术，以克服基于 Cu 的互连技术的局限性。Ru 互连已被广泛评估为一种有前途的解决方案，可实现更低的线路电阻并提高未来技术的电迁移 (EM) 性能。我们的团队此前曾在 2022 年的 IEDM 会议上展示了世界上第一个带有气隙的 Ru 顶部通孔结构（通孔位于线路上方），展示了我们在该领域的进步。今年的 IEDM 论文讨论了该技术的下一步成熟度：可靠性。

图 5 显示了带气隙的全减法 Ru 顶通孔互连的横截面透射电子显微镜 (TEM) 图像。顶通孔集成使我们能够自动完全放置气隙，而不会干扰气隙中的通孔。此外，即使通孔和上方相邻线之间存在覆盖问题，这种集成方案也能提高通孔和相邻线之间的介电击穿电压。在传统的镶嵌工艺流程中，气隙形成需要额外的步骤，例如去除金属线之间的介电膜，这可能会影响金属线的可靠性和来自顶部的通孔侵占问题。

图 5. 完全减材 Ru 顶通孔结构的横截面 TEM 图像

在传统的镶嵌集成方案中，主要问题之一是总电容增加，这是由于图案化过程中等离子蚀刻造成的低 k 值损坏。然而，在顶通孔集成方案中，不会发生由等离子蚀刻造成的低 k 值损坏，因为在制造钌线和顶通孔后，钌线之间的间隙被新的低 k 值或气隙填充。如图 6 所示，与有介电损伤的传统镶嵌互连相比，顶通孔互连可以在 18 纳米金属间距下将电容降低约 9%，因为其具有原始低 k 值而没有等离子损伤。我们还通过在顶通孔结构中实施气隙实现了额外的 14% 电容降低。这对于未来的技术节点来说是一个非常重要的好处，因为对于堆叠式 FET 等高度缩放的设备来说，电容缩放变得越来越重要。

图6. 顶部通孔结构的投影电容效益

嵌入式气隙被发现易于实现，且能有效降低金属线之间的电容。然而，业界一直在质疑嵌入式气隙相对于现有的低 k 电介质材料的可靠性表现如何。图 7 显示了相同金属间距（线间空间：12 纳米）下低 k 镶嵌铜互连（其中 SiCOH k=2.7）和有气隙的减法钌互连的 TDDB 结果。有气隙的减法钌互连比低 k 电介质镶嵌铜互连具有更长的寿命，同时达到了技术目标。

图 7. 低 k 镶嵌 Cu、有气隙减法 Ru 以及有气隙和刨削减法 Ru 的 TDDB 数据（线间空间：~12 nm）

另一方面，人们普遍认为，基于钌的坚固材料特性，钌线的 EM 会更胜一筹。对两级 Ru 顶通孔互连进行了 EM 测试，结果如图 8 所示。除一个样本外，在长达 1800 小时内均未观察到 EM 故障（由于电阻增加），这意味着 Ru 比我们在类似物理尺寸下的最佳 Cu 数据好得多，因为此 Ru 互连的测试条件比 Cu EM 测试要严苛得多。

图 8.双金属级全减材 Ru Top-via 互连的 EM 结果

此外。我们还在业界首次展示了 18nm 间距减法 Ru 的可靠性（TDDB 和 EM），该 Ru 具有嵌入式气隙和顶部通孔。因此，我们得出结论，完全减法顶部通孔与气隙互连是未来 CMOS 技术的后 Cu 替代金属互连的有希望的候选方案。

https://research.ibm.com/blog/beol-cu-interconnects-iedm

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