固态硬盘为啥如此便宜？解密NAND工艺！

如今装机，至少在系统盘配置上，固态硬盘已经彻底淘汰了机械硬盘，成为了标配。那么，为什么固态硬盘越来越便宜？这背后的秘密就是NAND颗粒层数工艺的提升。

NAND工艺：提高密度是降低成本的关键

关于构成固态硬盘核心存储单元的NAND非易失性存储)颗粒的工作原理，我们在以前的硬件学堂中已经提到过好几次，大家可以进入钛师父公众号查找 #硬件学堂 的tag找到详细描述。从历史来说，NAND是1987年由东芝（现铠侠）的存储科学家增冈不二夫发明，并在90年代末开始得到大规模应用。

第一枚NAND闪存芯片

闪存由 FG-MOS 或 FG-MOSFET（浮栅金属氧化物场效应晶体管）组成。每个 FGMOS 都可以捕捉或者释放电子。而这种捕捉到电子和已释放电子的状态，就被标记为二进制的0或者1的存储状态。这些晶体管就被称为单元。众多单元通过记录或者改写这种0或1的电子状态，完成记录数字化内容。

而闪存存储器有两种类型，NOR 型闪存和 NAND 型闪存。在 NAND 闪存中，这些单元是串联排列的，因此我们只能串行访问这种内存颗粒。NAND 闪存具有非易失性、可编程性。这意味着，即使不连接任何电源，它也能永久存储数字内容。

而在一个NAND颗粒里，能够划分、容纳的单元越多，那么它的存储能力就越高，成本也就越低。

因此，早期的NAND“平面”扩充单元数的方法非常简单，就是我们熟悉的SLC/MLC和TLC标准，不断划分单元内的空间为“新单元”（逻辑），提高存储密度，降低成本。

但是，这样做也带来了问题。因为NAND是“串行”读写，因此这种平面划分，造成了一个单元内出现了并行读写判断、访问，读写次数也大大增加，因此在速度和耐用性上，形成了指数级的下降，必须配合好的主控方案的读写均衡策略，否则会造成掉速和颗粒快速磨损。而且，平面扩充路线到了QLC后，再往前走的难度也很大了。

于是就有了各种立体增加颗粒内单元密度的方法，这就是“3D”法。

在 3D NAND 闪存中，通过在三维矩阵中垂直构建存储单元来节省空间。这种制造 NAND 存储芯片的技术节省了大量物理空间，使芯片变得更小。

V-NAND开启层数大战

2012年，三星将3D化NAND颗粒制程称为V-NAND，发明了32层堆叠的NAND颗粒加工工艺，并顺势推出了第一款3D NAND固态硬盘，850 PRO。

不过由于当时的主控技术等原因，尽管通过3D NAND在空间上增加了单元密度，但是850 PRO依然是采用的SLC架构，即每层单元自身依然是SLC晶体管组成。虽然这造成了一定的“浪费”，但是大大提高硬盘的性能和耐用度。基于这种存储密度+性能+耐用兼得的思路，三星甚至给它给出了10年内质保，赢得了市场口碑。

随后，各家具有颗粒研发能力的存储元件大厂，就开始了一场以提高3D NAND密度（层数），以提高单个NAND颗粒存储密度、性能，降低成本的“层数之战”。

各家层数大战，中国芯后来居上

时至今日，各家存储颗粒厂，都通过自己独有的工艺架构，实现了NAND颗粒在3D空间结构上的多层结构。

三星V-NAND：竖起来就可以了

三星的V-NAND 3D工艺的原理是最为“简单”的，充分利用了颗粒封装的纵向空间，可以理解了把所有晶体管从平面平铺改为了“竖起来插”，就这样做到了多层高密度的排布。

电子显微镜下的三星V-NAND晶体管阵列

三星二代V-NAND制程（86层）每个单元的晶体管元件尺寸和间距

不过，要做到进一步增加密度怎么办？当然是把晶体管做小，晶体管之间的间距也做小，这样一个垂直空间能放更多的晶体管。由于三星是目前业内三家（台积电、英特尔、三星）掌握超小规模制程的半导体厂家，所以这种结构思路对它来说实现更容易，且成本优势更为明显。

到2022年底，三星的实用化第六代V-NAND制程已经达到了232层的主流高密度。而准备在今年年底或明年年初发布的第七代三段式V-NAND将达到300多层水平，第八代则准备达到430层水平。

来自发明者的思路：BiCS架构

而作为NAND闪存颗粒的发明者，铠侠走的3D化制程思路是BiCS架构。而同样架构思路的还有SK海力士和西部数据。

简单来说，BICS结构，就是存储单元不是简单的“竖起来”，而是先把板状电极竖起来堆叠，然后在它们之间开孔并连接电极，从而一次性形成所有层的存储单元，以降低制造成本。

其中的核心，是把作为控制栅极的板状电极（图中的绿色板）和绝缘体交替堆叠，然后在垂直于表面的方向上一次性打出大量孔洞。

冲孔和塞孔是BICS结构工艺中最重要的部分

最后，在板状电极开孔的内部填充（堵塞）电荷存储膜和柱状电极。在这种情况下，板状电极和柱状电极之间的交叉点就构成一个存储单元。

BICS结构原理

这种结构在前期的密度提高效率甚至略高于V-NAND，但是，随着密度的提高，开孔的尺寸越来越小，而晶体管和电极也越来越小，对工艺的要求也就越来越大。

因此，到2023年3月，BICS架构才由铠侠达到了218层的密度，赶上了业界头部水平。在BICS9和BICS10制程节点，铠侠和西部数据将尝试冲击300和400层级别密度。

CuA：平面密度堆起来一样可怕

CuA，即CMOS under Array（阵列下CMOS），这是美光和英特尔在NAND颗粒3D化的代表性技术。简单来说，它也是“堆”，但和三星“竖着堆元件”，铠侠“交叉堆元件”不同，它是一种“堆平面”的技术。

在常规的NAND元件布置思路——阵列外 CMOS（CoA）中，CMOS 电路被放置在存储元件的阵列旁边。因此，如果 CMOS 面积增大，芯片尺寸也会增大。

为了提高并行性，需要放置更多的 CMOS 电路，如页面缓冲电路，从而导致芯片尺寸增大。而在阵列下 CMOS（CuA）结构中，CMOS 电路被放置在阵列下。CuA 可以实现更多的并行性（更多平面），因为有更大的面积可用于 CMOS 电路。

因此，实际上CuA是通过把附属配套元件“参差不齐”的空间拉平堆叠，实现了主要的MOSFET层的平面对齐，从而可以一边缩小晶体管体积增加密度，另一边通过这种平面的整齐实现更大密度的单元整体堆叠，更加整齐划一带来了更加大的层数密度。

美光176层NAND颗粒局部，可见十分平整的多平面堆叠

根据美光自己的宣传，这种架构的实际密度比竞品的TLC产品高35%~100%。

这种布局结构，NAND颗粒的总体成本由单晶片（芯片面积）与CuA结构所需的额外工艺步骤决定，其中3D单元集成过程中的热设计管理至关重要，因为高速IO速度要求更低的电阻。因此，散热是否良好对这种架构的颗粒的实际速度表现非常重要。

4D PUC：比CuA更进一步的阵列化

而SK海力士则把多年来采用BICS的经验和三星的“多截”架构思路与CuA结合，在今年业界首个实现了321层的NAND颗粒密度。这就是4D PUC架构。

CuA是把CMOS附属元件阵列化拉平单元平面，而4D PUC则是把所有的外围电路全部放在NAND晶体管阵列下方，然后在NAND晶体管阵列结合BICS和多段堆叠思路，实现更高密度，因此也号称实现了4D化，更多是一个营销概念。

Xtacking晶栈：来自长存的“遥遥领先”

无论是CuA还是4D PUC，为何都把节省空间的思路放在了CMOS一类附属电路？

这是因为在传统3D NAND架构中，外围电路约占芯片面积20~30%，因此省出了这部分的面积，就可以安排更多的单元层数，实现更高的存储密度。

而中国的长江存储的Xtacking晶栈技术，就是另一种NAND 3D结构化思路。

Xtacking晶栈技术将外围电路与存储元件阵列面对面粘合，而不是并排粘合。用于存储单元操作和 I/O 的外围电路在单独的晶片上形成，采用适合所需 I/O 速度和功能的 CMOS 逻辑技术节点。最后完成的存储单元阵列晶片通过数十亿个金属 VIA（垂直互连通道）连接到外围晶片。

由于是对向面对面”见缝插针”式的结合，因此实际上附属电路是“嵌入”到了存储晶体管之间的“空隙”，较之CuA和PUC，相当于“一键合体”，因此节省的空间更大，从而实现了更加密集，且性能搭配和质量良率更加自由可控的多层单元堆叠，成本更低。

显微镜下的附属阵列（上部）和存储阵列（下部）结合情况

例如，同为128L层数512GB NAND颗粒规格，长存的CDT1B颗粒，封装面积为60.42mm²，而三星的V-NAND封装面积为73.60mm²，SK海力士的颗粒为63 mm²，美光的颗粒则为66.08 mm²。

凭借这一创新架构，长江存储的NAND颗粒实现了比传统3D NAND更高的存储密度，芯片面积可减少约25%，生产周期可缩短20%，相继突破了64、128、232、238L密度层级，从而实现了国产NAND颗粒成本的急速下降。

从此以后，国产SSD再也不用高价购买进口3D NAND芯片，或者只能采用低成本、低品质的“黑片”“白片”，而是堂堂正正用上了国产高品质3D NAND颗粒，在最终的SSD成品市场大杀四方，也大大惠及了广大消费者。

未来：500层或许是极限，但总有办法突破

当然，3D NAND也不可能进行无限堆叠。

进一步缩小晶体管大小，面临半导体制程趋于物理极限的问题，向3nm以下进军困难重重。

而从堆叠方式和思路想办法，基于目前的堆叠方式，预计在可预见的工艺制程条件下，NAND的单元堆叠极限大概在500层左右，但人类的创造力无穷，我们应该能找到下一次突破极限的方法。

来源：钛师父