59. ~5.3 创建新工程和添加Verilog HDL设计文件 - 1
2023年2月3日 779观看
北京化工大学何宾教授 EDA原理及应用
大学课程 / 电子通讯
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1数字逻辑发展史 - 110:37- 2数字逻辑发展史 - 310:35
- 3Multisim spice仿真介绍和操作 - 110:22
- 4Multisim spice仿真介绍和操作 - 210:25
- 5Multisim spice仿真介绍和操作 - 310:15
- 6开关系统 - 114:37
- 7开关系统 - 314:41
- 8半导体数字集成电路08:12
- 9基本逻辑门电路分析 - 113:38
- 10基本逻辑门电路分析 - 213:46
- 11基本逻辑门电路分析 - 313:37
- 12基本逻辑门电路分析 - 110:09
- 13基本逻辑门电路分析 - 210:18
- 15逻辑代数理论和表达式的化简 - 115:37
- 16逻辑代数理论和表达式的化简 - 215:39
- 17逻辑代数理论和表达式的化简 - 315:35
- 18毛刺产生和消除08:27
- 19数字码制表示和转换06:31
- 20组合逻辑电路 - 114:14
- 21组合逻辑电路 - 214:14
- 22组合逻辑电路 - 314:10
- 24组合逻辑电路 - 215:03
- 26组合逻辑电路 - 106:19
- 27组合逻辑电路 - 306:17
- 28时序逻辑电路 - 114:21
- 29时序逻辑电路 - 214:23
- 30时序逻辑电路 - 314:19
- 31存储器分类及原理 - 113:33
- 32存储器分类及原理 - 313:33
- 33有限自动状态机 - 114:54
- 34有限自动状态机 - 215:00
- 35有限自动状态机 - 314:48
- 36可编程逻辑器件发展历史 - 114:49
- 37可编程逻辑器件发展历史 - 214:58
- 38可编程逻辑器件发展历史 - 314:44
- 39可编程逻辑器件工艺 - 105:49
- 40可编程逻辑器件工艺 - 305:51
- 41简单可编程逻辑器件结构08:08
- 42CPLD原理及结构01:59
- 43FPGA原理及结构 - 115:26
- 44FPGA原理及结构 - 215:29
- 45FPGA原理及结构 - 315:19
- 46FPGA原理及结构 - 113:10
- 47FPGA原理及结构 - 213:16
- 48FPGA原理及结构 - 313:09
- 49IP核基本概念 - 108:47
- 50IP核基本概念 - 308:52
- 51Vivado工具设计流程 - 107:45
- 52Vivado工具设计流程 - 307:42
- 53Vivado IP数字系统的设计与实现（一） - 115:23
- 54Vivado IP数字系统的设计与实现（一） - 215:31
- 55Vivado IP数字系统的设计与实现（一） - 315:16
- 56Vivado IP数字系统的设计与实现（二）06:58
- 57Vivado集成开发环境介绍 - 108:29
- 58Vivado集成开发环境介绍 - 308:33
- 59~5.3 创建新工程和添加Verilog HDL设计文件 - 110:21
- 60~5.3 创建新工程和添加Verilog HDL设计文件 - 310:20
- 61~5.5 详细描述和行为级仿真 - 110:41
- 62~5.5 详细描述和行为级仿真 - 310:42
- 63~5.7 设计综合和设计约束 - 111:20
- 64~5.7 设计综合和设计约束 - 311:17
- 65~5.9 设计实现和时序仿真 - 107:14
- 66~5.9 设计实现和时序仿真 - 307:14
- 67生成比特流和下载设计 - 110:26
- 68生成比特流和下载设计 - 310:27
- 69Verilog HDL程序结构 - 112:37
- 70Verilog HDL程序结构 - 212:44
- 71Verilog HDL程序结构 - 312:31
- 72Verilog HDL描述方式 - 110:33
- 73Verilog HDL描述方式 - 210:38
- 74Verilog HDL描述方式 - 310:34
- 75Verilog HDL语言要素 - 112:35
- 76Verilog HDL语言要素 - 312:41
- 77Verilog HDL数据类型 - 112:36
- 78Verilog HDL数据类型 - 312:38
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