55. Vivado IP数字系统的设计与实现（一） - 3

北京化工大学何宾教授 EDA原理及应用

大学课程 / 电子通讯

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  1数字逻辑发展史 - 1

  10:37
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  2数字逻辑发展史 - 3

  10:35
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  3Multisim spice仿真介绍和操作 - 1

  10:22
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  4Multisim spice仿真介绍和操作 - 2

  10:25
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  5Multisim spice仿真介绍和操作 - 3

  10:15
• 
  6开关系统 - 1

  14:37
• 
  7开关系统 - 3

  14:41
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  8半导体数字集成电路

  08:12
• 
  9基本逻辑门电路分析 - 1

  13:38
• 
  10基本逻辑门电路分析 - 2

  13:46
• 
  11基本逻辑门电路分析 - 3

  13:37
• 
  12基本逻辑门电路分析 - 1

  10:09
• 
  13基本逻辑门电路分析 - 2

  10:18
• 
  15逻辑代数理论和表达式的化简 - 1

  15:37
• 
  16逻辑代数理论和表达式的化简 - 2

  15:39
• 
  17逻辑代数理论和表达式的化简 - 3

  15:35
• 
  18毛刺产生和消除

  08:27
• 
  19数字码制表示和转换

  06:31
• 
  20组合逻辑电路 - 1

  14:14
• 
  21组合逻辑电路 - 2

  14:14
• 
  22组合逻辑电路 - 3

  14:10
• 
  24组合逻辑电路 - 2

  15:03
• 
  26组合逻辑电路 - 1

  06:19
• 
  27组合逻辑电路 - 3

  06:17
• 
  28时序逻辑电路 - 1

  14:21
• 
  29时序逻辑电路 - 2

  14:23
• 
  30时序逻辑电路 - 3

  14:19
• 
  31存储器分类及原理 - 1

  13:33
• 
  32存储器分类及原理 - 3

  13:33
• 
  33有限自动状态机 - 1

  14:54
• 
  34有限自动状态机 - 2

  15:00
• 
  35有限自动状态机 - 3

  14:48
• 
  36可编程逻辑器件发展历史 - 1

  14:49
• 
  37可编程逻辑器件发展历史 - 2

  14:58
• 
  38可编程逻辑器件发展历史 - 3

  14:44
• 
  39可编程逻辑器件工艺 - 1

  05:49
• 
  40可编程逻辑器件工艺 - 3

  05:51
• 
  41简单可编程逻辑器件结构

  08:08
• 
  42CPLD原理及结构

  01:59
• 
  43FPGA原理及结构 - 1

  15:26
• 
  44FPGA原理及结构 - 2

  15:29
• 
  45FPGA原理及结构 - 3

  15:19
• 
  46FPGA原理及结构 - 1

  13:10
• 
  47FPGA原理及结构 - 2

  13:16
• 
  48FPGA原理及结构 - 3

  13:09
• 
  49IP核基本概念 - 1

  08:47
• 
  50IP核基本概念 - 3

  08:52
• 
  51Vivado工具设计流程 - 1

  07:45
• 
  52Vivado工具设计流程 - 3

  07:42
• 
  53Vivado IP数字系统的设计与实现（一） - 1

  15:23
• 
  54Vivado IP数字系统的设计与实现（一） - 2

  15:31
• 
  55Vivado IP数字系统的设计与实现（一） - 3

  15:16
• 
  56Vivado IP数字系统的设计与实现（二）

  06:58
• 
  57Vivado集成开发环境介绍 - 1

  08:29
• 
  58Vivado集成开发环境介绍 - 3

  08:33
• 
  59~5.3 创建新工程和添加Verilog HDL设计文件 - 1

  10:21
• 
  60~5.3 创建新工程和添加Verilog HDL设计文件 - 3

  10:20
• 
  61~5.5 详细描述和行为级仿真 - 1

  10:41
• 
  62~5.5 详细描述和行为级仿真 - 3

  10:42
• 
  63~5.7 设计综合和设计约束 - 1

  11:20
• 
  64~5.7 设计综合和设计约束 - 3

  11:17
• 
  65~5.9 设计实现和时序仿真 - 1

  07:14
• 
  66~5.9 设计实现和时序仿真 - 3

  07:14
• 
  67生成比特流和下载设计 - 1

  10:26
• 
  68生成比特流和下载设计 - 3

  10:27
• 
  69Verilog HDL程序结构 - 1

  12:37
• 
  70Verilog HDL程序结构 - 2

  12:44
• 
  71Verilog HDL程序结构 - 3

  12:31
• 
  72Verilog HDL描述方式 - 1

  10:33
• 
  73Verilog HDL描述方式 - 2

  10:38
• 
  74Verilog HDL描述方式 - 3

  10:34
• 
  75Verilog HDL语言要素 - 1

  12:35
• 
  76Verilog HDL语言要素 - 3

  12:41
• 
  77Verilog HDL数据类型 - 1

  12:36
• 
  78Verilog HDL数据类型 - 3

  12:38