北京
六篇论文，同一天挂上半导体工程的技术论文库。从2nm GAAFET的背面时钟网格，到二维晶体管的接触电阻，再到DRAM的行并行计算——这不是零散的研究更新，而是一张芯片行业正在往哪走的路线图。
10月5日到6日，六篇新论文被收录进Semiconductor Engineering的论文库。作者机构横跨UC Santa Cruz、华中科技大学、香港理工大学、UC Santa Barbara、新加坡国立大学、雪城大学、FAU、TU Dresden、UC Berkeley、FuriosaAI、Infineon和TU Munich。
六篇论文，六个方向。逐条拆开看，每一条都指向同一个问题：当制程逼近2nm，芯片设计的瓶颈已经从"能不能做小"变成了"怎么在更小的空间里解决功耗、数据和验证的连锁反应"。
背面时钟网格：2nm纳米片的新解法
UC Santa Cruz的论文标题很直接：背面时钟网格在2nm纳米片中削减偏斜和功耗。背面供电技术已经被讨论了很久，但这篇论文把焦点放在了时钟网格上——不是供电，是时钟信号本身的分配方式。
在纳米片晶体管架构下，时钟信号的偏斜和功耗是一对很难同时压下去的矛盾。背面时钟网格的思路，是把时钟走线从正面挪到晶圆背面，用更短的路径和更低的电阻来同时改善两个指标。论文给出的结论是：偏斜和功耗都能降。
这不是一个孤立的技术点。2nm GAAFET的背面供电和背面时钟，正在成为同一套架构思路的两个分支。
二维晶体管：接触电阻是最后一公里
第二篇论文来自华中科技大学、香港理工大学、UC Santa Barbara和新加坡国立大学的联合团队，主题是降低接触电阻，推动二维晶体管走向先进CMOS。
二维材料做晶体管，理论上限很高，但接触电阻一直是卡脖子的环节。这篇论文的方向是把这个电阻压下来，让二维晶体管在先进CMOS工艺里有实际可用的可能。
同一天还有一篇相关论文：Infineon和TU Munich合作的"从物理器件到RTL的硬件设计追溯"。两篇放在一起看，一个在解决材料层面的接触问题，一个在解决设计层面的抽象和验证问题——二维晶体管要落地，这两步都绕不开。
DRAM和LLM：数据搬运的两条新路
第三篇论文来自雪城大学、FAU和TU Dresden，讲的是DRAM里的行并行计算，目标是削减数据重组开销。
存内计算的核心矛盾之一，是数据在DRAM内部的重组成本。行并行处理的思路，是让DRAM在行方向上并行执行计算，减少数据搬来搬去的次数。论文的结论是：数据重组开销被压下来了。
第四篇论文来自UC Berkeley和FuriosaAI，主题是HBF用于高吞吐量LLM服务。HBF的具体含义论文里有定义，但方向很清楚：为LLM推理服务找一条高吞吐量的存储路径。
两篇论文，一个在DRAM内部做计算，一个在LLM服务层面做吞吐。AI负载对存储带宽的压力，正在从两个不同的层面被回应。
清单：六篇论文的机构与方向
- 背面时钟网格：UC Santa Cruz，2nm纳米片，削减偏斜和功耗
- 二维晶体管接触电阻：华中科技大学、香港理工大学、UC Santa Barbara、新加坡国立大学，推动二维晶体管走向先进CMOS
- DRAM行并行计算：雪城大学、FAU、TU Dresden，削减数据重组开销
- HBF高吞吐LLM服务：UC Berkeley、FuriosaAI
- 从物理器件到RTL的追溯：Infineon、TU Munich，硬件设计的抽象与验证
- CAN XL形式化安全分析：论文库收录，方向为车载网络的形式化安全验证
六篇论文里，四篇直接指向AI和先进制程的交叉点：2nm的时钟、二维晶体管的接触、DRAM的计算、LLM的存储吞吐。剩下两篇，一篇在解决设计验证的抽象问题，一篇在解决车载网络的安全验证问题。
这不是巧合。当制程走到2nm附近，单点突破的空间越来越小，真正的进展往往发生在几个环节的交叉处——背面时钟和背面供电交叉，二维材料和CMOS工艺交叉，DRAM和AI负载交叉，硬件设计和形式化验证交叉。
六篇论文，六个交叉点。同一天上线，指向的是同一件事：芯片行业的下一步，不在某一个单点，而在这些交叉处能不能同时走通。
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