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SemiAnalysis表示，Nvidia 将 Rubin Ultra 的 HBM 从 12-Hi 降规格到 8-Hi，因为真正的瓶颈是 $/带宽（$/bandwidth），而不是 $/容量（$/capacity）。
容量 ≈ 堆栈数 × 每堆栈芯片数 × 每芯片 GB
带宽 ≈ 堆栈数 × 接口宽度 × 引脚速度
堆栈高度增加容量，而不增加带宽。将 12-Hi 降至 8-Hi 会减少三分之一的 DRAM 芯片，这是 BOM 上供应最紧张的硅片，而带宽保持不变或略有上升。每 GB 容量的带宽提升 50%，而 $/带宽 在 HBM 价格上涨时显著改善。推理受带宽限制：每个解码令牌都需要重新读取权重和 KV 缓存。
从这个描述，可以得出一个关键：堆栈高度决定了容量，接口决定了带宽，而推理是带宽受限的。我要补充的是，内存端的节省幅度大于 -33%，而且这解释了六周前发生的另一件事。
从芯片数量开始说起。从 12 高降到 8 高，会减少每个堆栈三分之一的 DRAM 芯片。但对供应来说，重要的是启动生产的芯片，而不是出货的芯片，而堆栈良率就介于两者之间。
堆栈良率是每层良率提升到层数的结果。如果每层 99%，12 高堆栈的良率是 88.6%，8 高是 92.3%，因此每个良堆栈启动的芯片数从 13.5 降到 8.7。这是一个 36% 的削减，而不是 33%。如果每层 97%，则是 17.3 到 10.2，一个 41% 的削减。如果 95%，则是 22.2 到 12.1，一个 46% 的削减。
没人公布真实的每层良率，所以这是一个范围而非精确估计。方向才是重点。良率越差，短堆栈的节省就越大。而且 HBM4 是 SK hynix 刚刚表示混合键合尚未准备好，并将其推迟到 HBM5 的一代，这另一种说法就是良率还没到位。
这就引出了第二件事。一个 HBM 立方体的上限是 775 微米，这是 300mm 逻辑晶圆的厚度。如果平均分配，12 高给每层 64.6 微米，8 高给 96.9 微米，后者多了 50% 的空间。混合键合正是为了在这个上限下塞入更多层而存在的。$NVDA 将堆栈降到八层，以及 SK hynix 将混合键合推迟到 HBM5，是对同一约束的两种回应，相隔六周。我没有证据表明两者有因果关系。
现在是我必须标记的部分，因为这确实是对我本周早些时候写的东西的一个真实反驳。
我关于 DRAM 级联的论点是，当前路线图上没有自我修正机制。新供应将于 2029 到 2030 年到来，针对的是 HBM4，而一个大型传统增量是转向 HBM。TrendForce 预测，到 2026 年底，HBM 将占用行业 DRAM 晶圆投入的 22%，但只换来总比特的 9%。将五分之一的晶圆指向 HBM，却只得到十分之一的比特，供应就等于不存在了。
堆栈高度削减会逆转这个过程。每堆栈更少的芯片，更好的堆栈良率，每 GPU 消耗更少的晶圆，而那些晶圆会流向别处。这就是我说的路线图上原本缺少的修正机制。
我无法量化它的大小。这需要 Rubin Ultra 在总 HBM 需求中的份额，我没有这个数据，而且一个产品的规格不是整个行业的晶圆计划。但这个迹象指向与我自己立场相反的方向，所以它应该放在正文中，而不是脚注里。
有一件事值得直白地说。规格下调本身并不是新鲜事。SemiAnalysis 在七月底报道了它，当时的框架是内容降级。今天框架是，每单位带宽的美元成本才是真正限制因素。两者都可以是真的，对 $NVDA 来说，无论哪种情况，这都是更好的成本结构。对于出售 DRAM 芯片的任何人来说，八高还是八高。
（来源：内容来自半导体行业观察综合）
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