模拟 ip lib 内部 ADC 的时序建模

1. reg2reg路径上的时序弧

Reg2Reg寄存器到寄存器路径是静态时序分析的核心，透彻掌握路径内各类时序弧的原理，是排查建立、保持时序违例的关键。完整路径由发射寄存器、中段组合逻辑、捕获寄存器、时钟树四部分时序弧构成。

发射寄存器作为数据起点，核心为CLK-Q延迟弧，代表时钟有效沿到输出引脚Q的翻转延迟，受工艺、转换时间、负载影响，该延迟越小，越利于后续时序收敛。同时其CLK-D约束弧，规定了寄存器自身数据所需的建立、保持时间窗口，不满足即会产生时序违例。

路径中段为各类门电路组成的组合逻辑，依靠IN-OUT组合延迟弧完成数据传输。路径上所有单元延迟会持续累加，组合逻辑延迟过长易引发捕获寄存器建立违例，延迟过短则会增加保持违例风险。

捕获寄存器是时序检查核心，其CLK-D约束弧为路径最终校验标准。工具依据该时序弧校验时序：数据需在时钟沿前稳定满足建立时间，在时钟沿后维持稳定满足保持时间。而其CLK-Q延迟弧，会作为下一级时序路径的起始延迟，衔接后续电路时序。

2. 模拟IP内ADC的数据和时钟分别来自哪里

混合信号芯片中的ADC是典型数模混合IP，其输入模拟数据、工作时钟分属模拟域与数字域，设计时需明确区分两类信号来源。

ADC待转换模拟信号分为外部输入与片内内源。音频、射频、各类传感等外部物理信号，通过专用差分或单端模拟引脚输入，依次经过抗混叠滤波器、多路选择器后送入采样保持电路；芯片内置温度、供电电压监测单元与内部基准源产生的模拟电压，可直接接入ADC通道，实现芯片自身工况检测。

ADC时钟分为模拟转换时钟、数字控制时钟两套。模拟转换时钟负责驱动采样、SAR/流水线转换核心，直接决定采样性能，供给方式分三种：高精度高速ADC采用外部低抖动专用时钟；SoC主流方案依靠片内PLL分频输出；MCU低成本架构将系统总线时钟预分频降频使用，匹配ADC固有转换周期。

数字接口时钟服务寄存器配置、状态机运行与数字结果传输，一般复用系统主时钟、APB/AHB外设时钟；FPGA内置ADC还设有DRP专用配置时钟，用于动态寄存器读写。转换时钟与数字控制时钟大多异步，输出数据通路必须做跨时钟域同步处理。

3. 模拟ip内ADC到数字第一级寄存器间的时序检查

混合信号芯片STA分析ADC输出到数字第一级寄存器路径时，不会将整个ADC等效为标准寄存器，而是区分模拟核心与内部数字逻辑差异化建模，核心处理模式分为三类。

主流方案是把ADC模拟转换核心抽象为时序黑盒，仅分析其数字输出引脚到后端寄存器的通路。ADC内部采样时钟到数据引脚的固有输出延迟，由模拟团队通过SPICE多工况仿真提取，封装进.lib时序库作为路径初始延时。STA仅核算外部走线延迟，结合首级寄存器固有的建立、保持时间完成时序校验；ADC内部采样保持、电容阵列、比较器等模拟电路不在数字时序工具解析范围内，相关时序风险由模拟设计侧保障。

ADC内部自带的纯数字模块采用标准数字流程处理，如SAR控制寄存器、状态机、FIFO、数字滤波单元，时序库完整收录对应时序弧。后端工具可正常对其执行CTS时钟树综合，逐段完成建立、保持时序检查，与普通数字单元分析逻辑无差别。

ADC与后端首寄存器常存在跨时钟域或专用并行总线接口，需额外做CDC与时序校验。EOC、DRDY、BUSY等数据就绪握手信号需施加严格时序约束，保证数字电路采样时机准确；若ADC输出时钟与系统数字时钟异步，首级寄存器前必须插入两级同步器，STA重点核查同步链路时序裕量，规避亚稳态问题。

4. 混合信号ADC时序lib建模

混合信号IP中ADC的数据延迟、时钟通路建模是保障STA精准度的关键，因其兼具模拟、数字电路特征，建模逻辑区别于纯数字模块。

ADC模拟转换核心在数字时序分析中视作黑盒，数据延迟依托Lib时序弧完成抽象建模。设计人员通过SPICE多PVT仿真提取时钟到数字输出的固有延时，以组合时序弧定义采样触发信号至数据引脚的传输延迟；针对多bit并行输出总线，会为每一路数据单独配置输出延迟弧，精准刻画位间数据偏斜，方便后端评估总线时序裕量，所有仿真得到的固定延时参数统一封装入库供STA调用。

ADC时钟分为数字控制时钟与模拟采样时钟两套建模方案。内部寄存器、状态机、FIFO所用数字控制时钟遵循标准数字时序流程，时钟树综合后工具依据实际走线长度、插入缓冲器计算各寄存器真实时钟延迟；驱动采样保持电路的模拟采样时钟无法交由数字布线优化，其延迟、抖动指标由模拟电路SPICE仿真确定，作为固定时序参数写入IP模型，后端仅做参数读取不参与物理调整。

数模混合建模存在两类典型工程难点。一是数字控制信号毛刺、信号偏斜会干扰模拟电容电荷，降低ADC精度，建模时需附加约束，要求模拟接口信号经寄存器输出或采用格雷码抑制毛刺；二是高速JESD接口存在确定性延时要求，建模阶段需精准量化参考时钟与本地帧时钟边沿差，满足协议时序规范。

整体来看，ADC数据延迟依靠仿真参数转化为Lib时序弧抽象建模；时钟区分数字、模拟两类分别处理，数字时钟走CTS物理计算，模拟采样时钟采用固定仿真参数封装，兼顾数字STA时序计算与模拟电路精度需求。

5. 模拟IP内ADC到第一级数字寄存器的时序检查示例（同步时钟）

ADC黑盒→数字第一级寄存器 Timing Report 完整解析

一、路径基础信息（报告表头）

plaintext

Path Type: Max Delay (Setup Check)

Startpoint: ADC_INST/DATA[11] (Analog Macro Output Pin, BlackBox)

Endpoint: U_DIG_REG/DD (Capture Register Data Pin)

Clock: Capture Clk: SYS_100M

Launch Clock: ADC_SAMP_CLK (ADC内部采样时钟，黑盒内置)

Path Group: ADC_DATA_PATH

核心说明：

起点不是寄存器，是ADC模拟宏输出引脚，ADC模拟核心为STA黑盒，内部转换延迟封装在.lib输出时序弧；终点是数字域第一级捕获寄存器，执行标准Setup/Hold校验。

二、路径分段延时拆解（报告主体）

ADC黑盒固有输出延迟（源头延时，模拟SPICE提取）

Cell Delay: ADC_INST (BlackBox Analog Macro)

Timing Arc: internal_conv_clk -> DATA[11] (combinational output arc)

Delay: 1.28ns (Max PVT)

Slew Out: 0.15ns

来源：SAR/流水线转换、采样保持电路固有延时，无内部数字时序解析，数值来自.lib时序弧，每bit数据可独立延时，存在位间skew。

互联走线RC延迟（数字后端布线）

plaintext

Net: ADC_DATA11

Wire Delay: 0.32ns

Capacitance: 0.18pF

Slew Degrade: 0.08ns

ADC输出到首级寄存器金属走线RC寄生延时，CTS/布线后真实提取，多bit并行数据会产生总线偏斜。

无中间组合逻辑（最简场景）

若中间无缓冲/门电路，直接进入寄存器D端；若插入缓冲器，会叠加对应combinational时序弧单元延迟。

捕获寄存器时序约束参数（终点要求）

Capture Reg: U_DIG_REG

Setup Time (rise): 0.12ns

Hold Time (rise): 0.09ns

三、时钟路径延迟（分开计算Launch/ Capture Latency）

1. Launch时钟（ADC采样时钟）

ADC内部采样时钟属于模拟时钟，不参与数字CTS，延时固定封装在黑盒模型： Launch Latency = 0.75ns

2. Capture时钟（系统数字时钟SYS_100M）

Clock Source → Clock Tree Buffers → U_DIG_REG/CK

Capture Latency: 1.16ns

Clock Skew = CaptureLatency - LaunchLatency = 0.41ns (Positive Skew)

四、Slack计算公式与报告结果

Setup时序算式

Data Arrival = ADC黑盒输出延时 + 走线延时 = 1.28 + 0.32 = 1.60ns

Clock Required Time = Tperiod + LaunchLatency - SetupTime - Skew

T=10ns @100MHz

Required = 10 + 0.75 - 0.12 - 0.41 = 10.22ns

Setup Slack = Required - DataArrival = 8.62ns

Hold时序算式

Data Arrival = 1.60ns

Clock Required Hold = LaunchLatency + HoldTime + Skew

Required = 0.75 + 0.09 + 0.41 = 1.25ns

Hold Slack = DataArrival - Required = 0.35ns

思路来自作者，内容整理自网络。