北京
北京大学研究团队近日在芯片设计软件（EDA）领域取得新突破，发布了一款面向“真3D”（true-3D）集成的EDA工具原型，为华为“逻辑折叠（Logic Folding）”等下一代先进芯片架构提供关键设计支撑。
EDA（电子设计自动化）是芯片流片前用于设计、验证与优化的核心软件，长期以来全球市场主要由国外的EDA三巨头所主导。随着先进芯片研发持续向3D集成演进，国产EDA自主化的重要性进一步提升。
近日，华为披露了以“逻辑折叠（Logic Folding）”为核心的“韬（τ）定律”技术路线。与传统通过持续缩小晶体管尺寸推进性能提升的方式不同，该路线更强调通过三维重构、互连优化与信号传输效率提升，实现芯片整体性能突破。
不同于传统die-to-die堆叠，逻辑折叠并非简单将不同模块堆叠，而是在设计阶段就将同一模块内部的逻辑细化到标准单元级（standard-cell level），分布到多层垂直堆叠晶圆之中，并通过微米/亚微米级face-to-face混合键合直接打通关键路径。
这一全新架构，也对EDA工具提出了更高要求。
传统2D EDA流程，以及现有“赝3D（pseudo-3D）”设计方式，本质上仍是先将模块固定到不同die，再分别使用二维EDA工具逐层实现，无法充分释放逻辑折叠的潜力。
北京大学团队此次研发的则是一套“真3D（true-3D）”EDA工具原型。与传统流程不同，该工具直接将多die堆叠视作统一的三维设计空间，在布局规划、布局与热优化阶段进行全局协同求解，允许标准单元跨die自由分布，而不再被“钉死”在某一层die之上。
在技术实现上，该工具将跨die线长、混合键合端子数量以及垂直热路径纳入统一优化框架，并通过GPU加速支持千万级实例规模设计。
根据北京大学披露的信息，该工具已经在工业级开源设计上完成系统验证，测试规模覆盖约100万至2470万个实例。相比当前主流“赝3D”设计流程，可实现平均约30%的线长缩减，同时带来约6%的WNS（Worst Negative Slack）改善与约12%的TNS（Total Negative Slack）改善。
“赝3D（pseudo-3D）”流程 （上图）vs “真3D（true-3D）”流程（下图）：模块级划分 vs 模块内划分
在热优化方面，联合热感知优化后，芯片峰值温度平均下降3%以上，而线长几乎没有额外损失。
EDA被视为半导体产业链最关键的软件基础设施之一。近年来，美国曾多次对中国EDA软件实施出口限制，也进一步推动国内产业界与高校加速自主EDA体系建设。
北京大学表示，未来团队还将继续扩展真3D时序分析、布局规划与布局引擎能力，进一步面向多die堆叠、异构工艺节点以及更复杂3D-IC场景，构建下一代3D芯片设计基础设施。
对于华为而言，逻辑折叠与“韬（τ）定律”被视为先进芯片研发的重要新方向，但其落地仍需EDA、封装、材料、制造等多个环节协同推进。
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