四川
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芯片制造的终极目标是提供更高效的计算，摩尔定律给出的思路是，在单位面积里塞进尽可能多的晶体管。我们常说的 14 纳米、7 纳米、5 纳米、1 纳米，指的就是晶体管密度，数字越小，单位面积里的晶体管越多，计算效率就越高。
但想要堆更多晶体管，就必须用到 EUV 光刻机，我们恰恰卡在了这里。由于拿不到先进光刻机，国内制程只能做到 14 到 7 纳米，而像英伟达、苹果这类能拿到先进制程的企业，芯片已经能做到 3 纳米、1 纳米。如果一直在这条路上追赶，我们只能被动等光刻机，毫无主动权。
如果造不出更多晶体管，能不能让单个晶体管在单位时间里算更多次？比如一个晶体管原本一秒算一次，现在让它一秒算十次，效果岂不是和十个晶体管一样？
这就是滔定率的核心逻辑，它不再把核心变量放在 “堆密度” 的空间层面，而是转向 “提效率” 的时间层面。华为官方定下目标，到 2031 年，基于滔定率制造的高性能算力芯片，效率将等效于 1.4 纳米先进工艺的水平。
很多人听说过 “逻辑折叠”，这是实现滔定率的关键一步。
在摩尔定律的视角下，芯片是二维的，只能在平面上雕刻更多晶体管，但晶体管单独无法工作，必须和导线、电容、电阻连成电路才能实现功能。如今，电路已经超过晶体管，成为决定芯片性能的核心因素 —— 芯片跑得慢，不是晶体管算力不够，而是信号在绕来绕去的线路里浪费了太多时间，这就是 “互联墙” 瓶颈。
传统的 3D 封装，比如高带宽存储芯片 HBM，是把多个完整芯片堆叠在一起，每层都能独立工作，本质是 “凑数量”。但逻辑折叠不一样，它堆叠的是同一芯片的不同层级，不需要单独工作，通过立体布线让线路直来直去，既缩短了信号传输路径，也减少了路径间的干扰，从电路层面解决了互联墙的问题。
逻辑折叠和传统 3D 封装不是竞争关系，而是互补：华为麒麟芯片里，逻辑折叠可以提升计算效率，存储部分依然可以用 HBM 技术。
如果说逻辑折叠解决的是单芯片的速度问题，Chiplet 互联解决的就是不同芯片的协同问题。比如今年秋天将推出的麒麟 SOC，集成了 CPU、GPU、NPU，哪怕 NPU 算力再强，其他部件跟不上也没用。
过去我们一直追赶着国际先进制程的脚步，相当于跟着别人定好的规则跑，非常被动。但滔定率不一样，它是我们自己定义的新框架，从战略层面掌握了主动权。
有人会质疑，滔定率刚提出来还没大规模工程化验证，值得这么兴奋吗？不妨看看摩尔定律的价值：最早摩尔提出的晶体管翻倍周期是 12 个月，后来修正为 24 个月，最终市场跑出来的周期是 18 个月。
真正让摩尔定律推动行业进步的，不是那个数字本身，而是它成了整个产业的奋斗目标，让英特尔和产业链都投入资金研发，最终把预想变成现实。
现在华为提出滔定率，起到的正是类似的作用：它会把中国乃至全球的工程师、投资人的注意力汇聚到同一个变量下，让创新协同产生合力，推动中国半导体产业走出一条自我实现的全新路径。当然，这项技术还有很长的路要走，但从提出新范式的那一刻起，我们就不再是被动追赶的局面了。
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