华为韬(τ)定律凭什么掀翻摩尔牌桌？附何庭波演讲全文

来源：高校人工智能与大数据创新联盟

2026年5月25日，在上海国际电路系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波发表主旨演讲，正式向全球提出了一个足以载入史册的全新芯片演进理论——“韬(τ)定律”。这不仅仅是一场学术演说，更标志着全球半导体产业在历经半个多世纪的“摩尔时代”后，迎来了从物理极限制约迈向拓扑性能革命的范式转折。

01 当“几何缩微”触及物理与经济的双重天花板

理解“韬定律”，首先需要正视其诞生的时代背景。自1965年以来，摩尔定律（晶体管密度每18-24个月翻倍）与登纳德缩放定律（Dennard Scaling）构成了芯片产业的金科玉律。在过去的几十年里，全球芯片产业通过不断缩小晶体管尺寸，以近乎零成本的方式换取了指数级增长的性能。

然而，这一延续了六十年的产业契约已不再成立。何庭波在论文中指出，单纯的尺寸缩小带来的回报已趋于平缓，领先节点的单芯片设计预算已超过10亿美元。在3nm及以下的尖端制程，晶圆厂建设成本已飙升至200亿美元起步，而最关键的经济指标——每晶体管成本——甚至开始出现了“越先进越贵”的罕见逆转。

更严峻的是物理层面的“量子隧穿效应”。当栅极长度缩短到仅十几个硅原子宽度时，电子不再遵循经典的开关逻辑，而是如“幽灵般”穿透绝缘层，导致芯片漏电和发热失控。全球半导体产业陷入了前所未有的迷茫：一边是供给侧逼近极限的微缩难度，另一边是AI时代对算力呈指数级爆炸的需求。华为的答案是：重新定义“进步”本身。

02 摩尔定律的核心并非“缩小”，而是“压缩”

“韬定律”的颠覆性之处，在于它对产业底层逻辑的重构。该定律的核心要义是：以“时间缩微”替代“几何缩微” 。希腊字母τ（韬）在物理学中代表时间常数，即电路中信号完成一次充放电状态切换所需的时间（τ = R × C）。

何庭波一针见血地指出，过去六十年，更小的晶体管之所以能提升系统性能，本质原因并非空间缩小，而是它们开关速度更快、信号传输距离更短。几何缩放仅仅是压缩时间的工具，而时间本身才是贯穿整个计算栈的“统一度量衡” 。

基于这一洞察，“韬定律”构建了一个统一优化目标：τ缩放。它不再将视野局限于器件层的几何尺寸，而是将晶体管、电路、芯片和系统这十二个数量级跨度的层级，统一纳入了以降低τ值为核心的协同优化框架。这是自登纳德缩放以来，全球半导体行业首次拥有一个覆盖完整计算栈的理论纲领。

03 “逻辑折叠”与“四层协同”的实战验证

理论的生命力在于实践。“韬定律”并非空中楼阁，华为已经拿出了详实的硅基实证。最能体现其威力的技术，便是被称为“核心黑科技”的逻辑折叠（Logic Folding）。

在传统的平面芯片中，随着晶体管密度提升，负责连接的导线被迫做得又细又长，产生了巨大的寄生RC（电阻电容）延迟，反而抵消了制程红利。逻辑折叠技术颠覆了这一物理布局：它不再将电路平铺在单层硅面上，而是通过超细间距混合键合技术，将逻辑电路分布到垂直堆叠的有源层中，将二维平面“折叠”成三维立体结构。

在即将于2026年秋季面世的 “麒麟2026” 芯片上，该技术实现了惊人的性能跃升：

晶体管密度从每平方毫米1.55亿颗（155 MTr/mm²）跃升至2.38亿颗，增幅高达53.5%，这一幅度在过去需要三年的几何缩放才能实现；

能效提升41%，最高主频提升近13%，CPU性能核心重回3.1GHz的高地；

SRAM工作频率提升超过40%，时钟缓冲器数量减少超过50%，信号导线长度缩短约30%。

这些突破是在固定、非前沿的工艺节点上实现的，完全依靠的是立体拓扑结构的重组，而非依赖更昂贵的EUV光刻机。除了电路层的“折叠”，“韬定律”还构建了一个从器件到系统的四层协同作战体系（器件优化、电路折叠、芯片全栈协同、系统互联重构），确保了性能的全面提升。

04 从“芯片”到“系统”的τ缩放

在AI数据中心领域，“韬定律”展现了远超单颗芯片的宏观价值。在大型AI集群中，超过80%的能源消耗在“数据搬运”而非计算上，这造成了巨大的系统延迟。

为此，华为在AI计算领域祭出了三大法宝。首先是 “灵衢总线（Unified Bus）” ，它利用存储语义统一总线架构重构了系统互连协议，将系统通信τ从数百微秒量级压缩至约100纳秒。其次是 “Hi-ONE”近封装光互连引擎，它利用线性驱动技术省去了传统的高速DSP，将所需的SerDes传输距离从约1米缩短至5厘米，在超低功耗下实现了每模块8Tb/s的带宽，将物理上不可能的多Tb/s级集群互连变为了现实。

最具创见性的是“边缘到表面3D折叠”技术。传统2.5D封装陷入了 “扇出困境”：计算容量按面积（N²）增长，但存储带宽和供电只能沿芯片边缘（周长N）线性增加。这种拓扑缺陷无法通过晶体管微缩弥补。3D折叠将存储和供电从易受限的边缘转移到了垂直表面，使它们也能按N²缩放，彻底解除了系统瓶颈。预计到2035年，该技术栈将实现超过100倍的硬件集成度增长。

05 未竟的挑战与开放的“英雄帖”

尽管“韬定律”来势汹汹，何庭波在论文中保持了极其严谨和谦卑的科学态度。她坦诚列出了当前仍悬而未决的“未竟的挑战”（Open Challenges）：

EDA工具链缺失：现有的电子设计自动化工具是为平面芯片设计的，将多颗堆叠的裸片视为一个连续的整体进行设计，仍需要从零构建原生的3D物理场工具链；

跨晶圆工艺变化：堆叠的晶圆可能来自不同批次的制造，微小的电压阈值（Vth）差异会对时序构成严峻挑战；

垂直互连开销：每一层硅通孔和混合键合都伴随着电阻电容惩罚，必须保证性能增益（T_Benefit）严格大于开销（T_Penalty）；

能源与基准：τ缩放必须搭配能量伙伴，同时行业需要从单一的跑分基准转向揭示各层瓶颈的“τ分布基准测试”。

基于此，何庭波发出了“英雄帖” ：没有任何单一组织能独自解决工具链、标准、器件物理和经济模型等全栈问题，“未来一定属于开放合作”。

06 从“追赶者”到“定义者”

“韬定律”的发布，为全球半导体提供了一条极具前瞻性的演进路线图。对于移动端的麒麟芯片，路线图清晰明确：2027年迈向3.39GHz，2028年达到3.71GHz，2029年CPU性能核心频率将突破4GHz大关。对于AI端的昇腾芯片，计划在2030年前后将逻辑折叠技术引入AI加速器领域，支撑未来十年硬件集成度的百倍增长。根据规划，到2031年，基于“韬定律”的高端芯片晶体管有效密度将达到等效1.4纳米制程的水平。

与其说“韬定律”是“摩尔定律”的终结者，不如说它是“后摩尔时代”的领航者。在过去，产业的共识是“越小越强”；而“韬定律”告诉我们：芯片的未来在于“越快越强”。只要能将信号传输的时间常数τ压下去，即使不再无限缩小晶体管，我们依然能获得更强的算力、更高的能效和更优的集成度。

华为在过去六年里，已经默默地设计并量产了381款芯片来验证这条新路。这条被“逼出来”的革命之路，现在正以“韬（τ）定律”的名义，向全世界敞开了怀抱。

何庭波在ISCAS 2026演讲全文

尊敬的各位专家、各位同仁：

大家好！非常荣幸在 ISCAS 2026 这一国际顶级电路与系统盛会，与全球业界精英共同探讨半导体产业的未来方向。今天，我想围绕 “后摩尔时代的半导体新路径”，分享华为六年探索的思考、实践与展望，并正式提出指导产业持续演进的新原则 ——韬（τ）定律。

一、摩尔定律的极限：产业面临双重困局

过去六十余年，半导体产业始终沿着摩尔定律的轨迹高速发展：通过几何缩微（持续缩小晶体管物理尺寸），每 18-24 个月单位面积晶体管数量翻番，性能提升、成本下降。从微米到纳米，从 7nm、5nm 到 3nm，几何缩微驱动了全球数字经济的爆发式增长。

但今天，这条路径已走到物理极限与经济极限的十字路口，难以为继：

物理极限触顶：制程进入 1-2 纳米尺度，晶体管接近原子量级，量子隧穿效应导致电子失控漏电，发热呈指数级上升，传统 “开关” 功能失效；材料缺陷、互连延迟、功耗密度等问题彻底颠覆原有设计逻辑。

经济极限崩塌：3nm 制程设计成本超 10 亿美元，单次流片费用超 5 亿美元；2nm 及以下工艺的研发与制造成本呈指数级攀升，投入产出比严重失衡，仅少数企业能承担，产业创新活力被抑制。

需求与供给严重错配：AI、云计算、自动驾驶、物联网等新兴领域对算力、能效、带宽的需求呈指数级增长，而几何缩微放缓导致性能提升幅度大幅收窄，“性能饥渴” 与 “工艺瓶颈” 的矛盾日益尖锐。

全球半导体产业正站在历史转折点：修补摩尔定律无济于事，延续几何缩微是死胡同，我们必须跳出固有思维，探索一条全新、可持续、可规模化的演进路径。

二、韬（τ）定律：以 “时间缩微” 替代 “几何缩微”

基于六年技术攻坚与产业实践，华为正式提出韬（τ）定律——以 “时间缩微” 替代 “几何缩微”，以系统性降低时间常数 τ 为核心目标，通过逻辑折叠、全栈协同、系统重构等创新技术，持续压缩信号传播时延，实现晶体管密度、性能、能效的同步跃升，构建后摩尔时代半导体与电子系统的全新演进体系。

（一）核心内涵：从 “缩尺寸” 到 “缩时间”

摩尔定律：核心是几何缩微（缩小晶体管尺寸、减小面积），追求 “空间密度”；

韬定律：核心是时间缩微（降低信号传播时延、减小时间常数 τ），追求 “时间效率”。

时间常数 τ（τ=RC，R 为电阻、C 为电容）是决定电路响应速度、信号延迟、功耗的核心物理量。韬定律的本质，是贯穿器件、电路、芯片、系统全层级，系统性降低 τ 值，让信号跑得更快、电路响应更短、系统能效更高，最终在不依赖极致几何缩微的前提下，实现性能与密度的持续演进。

（二）多层级协同优化体系：四大核心维度

韬定律不是单一技术，而是覆盖器件、电路、芯片、系统的全栈式创新架构，四大维度层层递进、协同增效：

1. 器件层面：物理底层降 τ，夯实基础

通过优化晶体管结构、材料与互连方案，从源头降低器件级时间常数 τ：

优化晶体管沟道、掺杂与接触电阻，降低 R 值；

采用高 k 介质、低寄生电容结构，降低 C 值；

创新互连材料（如铜互连、石墨烯互连），减少互连 RC 延迟；

探索二维半导体、宽禁带半导体等新材料，突破硅基物理限制。

2. 电路层面：逻辑折叠（Logic Folding），突破平面极限

逻辑折叠是韬定律的核心标志性技术，彻底打破传统芯片平面布局的物理边界：

将传统二维平面电路，通过三维立体折叠、垂直互连，把分散的逻辑单元 “堆叠” 起来；

显著缩短关键路径走线长度（减少 50%-80%），大幅降低信号传播的 RC 负载；

在相同面积下，晶体管密度提升 2-5 倍，电路性能提升 30%-100%，功耗降低 40% 以上；

2026 年秋季发布的新一代麒麟芯片，将全球首发商用逻辑折叠技术，实现旗舰芯片性能的跨越式提升。

3. 芯片层面：软硬芯全栈协同，释放系统潜能

以 “软件 - 架构 - 芯片” 全栈协同设计为核心，基于实际工作负载优化指令流与数据流：

架构创新：采用异构计算、存算一体、近内存计算等架构，打破 “内存墙” 与 “功耗墙”；

软件定制：针对 AI、手机、服务器等场景，优化编译器、指令集与调度算法，提升并行度；

芯片优化：根据软件负载，定制化设计 IP 核、流水线与互连网络，实现端到端执行时间最小化。

4. 系统层面：灵衢总线（Lingqu Bus），重构互联体系

定义全新的灵衢总线协议，重构计算系统互联架构：

实现超节点统一内存编址与原生内存语义，减少数据搬运开销；

提升系统带宽、降低通信时延（减少 60% 以上），支持万级节点高效互联；

适配 AI 集群、数据中心、边缘计算等多场景，构建高效能、低功耗的新一代计算系统。

三、六年实践：韬定律从理论到落地，已量产 381 款芯片

自 2020 年起，华为基于韬定律核心思想，开启全栈技术研发与产品落地，六年累计设计并量产 381 款芯片，覆盖智能手机、AI 计算、服务器、物联网、汽车电子等千行百业，实现规模化商用验证：

（一）核心成果

性能与密度突破：基于韬定律的芯片，在 14nm/7nm 成熟工艺下，实现接近 5nm/3nm 的性能表现；预计到 2031 年，高端芯片晶体管密度将等效 1.4nm 制程水平，彻底摆脱对极致 EUV 工艺的依赖。

能效大幅提升：通过全层级降 τ，芯片能效比提升2-3 倍，AI 训练 / 推理、手机续航、服务器功耗等关键指标达到行业领先。

规模化商用：381 款芯片已全面商用，服务全球超 10 亿用户；其中手机 SoC、AI 芯片、服务器 CPU、车载芯片等核心产品，已成为行业标杆。

（二）典型案例

智能手机芯片：新一代麒麟芯片（2026 年秋季发布），采用逻辑折叠技术，CPU/GPU 性能提升 40%，能效提升 35%，晶体管密度等效 3nm 工艺，无需依赖先进制程即可实现旗舰级体验。

AI 计算芯片：昇腾系列 AI 芯片，基于韬定律 “灵衢总线 + 存算一体” 架构，训练算力达 PFLOPS 级，能效比远超同类产品，已广泛应用于全球 AI 数据中心。

服务器芯片：鲲鹏系列 CPU，通过软硬芯协同优化，多核性能提升 50%，功耗降低 30%，适配云计算与企业级服务器场景。

四、产业价值：韬定律开辟三条新赛道，重构全球格局

韬定律不仅是技术突破，更重构了半导体产业的价值逻辑与竞争格局，开辟三条可持续发展的新赛道：

（一）成熟工艺 “挖潜” 赛道

无需依赖 3nm/2nm 等极致先进制程，通过逻辑折叠、全栈协同，让 14nm/7nm 成熟工艺发挥出 5nm/3nm 的性能潜力，大幅降低研发与制造成本，解决先进制程 “卡脖子” 难题，为全球中小企业提供创新机会。

（二）系统级创新赛道

从 “单一芯片性能竞争” 转向 “全系统能效竞争”，推动产业从 “制程驱动” 向 “架构 + 软件 + 芯片协同驱动” 转型，释放系统级创新红利，适配 AI、自动驾驶等新兴场景需求。

（三）开放合作生态赛道

韬定律是开放、兼容、可扩展的技术体系，不封闭、不排他，欢迎全球企业、科研机构、高校共同参与技术研发、标准制定与生态建设，构建 “开放合作、互利共赢” 的全球半导体产业新生态。

五、未来展望：开放合作，共筑后摩尔时代新生态

后摩尔时代，没有任何一家企业能独善其身，也没有任何一条路径能单打独斗。韬定律的落地与推广，离不开全球产业链、供应链、创新链的协同发力。

华为的愿景是：以韬定律为共识，联合全球科学家、工程师、产业伙伴，共同攻克器件、材料、架构、软件等关键技术，共建开放标准与生态，让半导体技术持续进步，让数字经济惠及全球每一个人。

在此，我郑重呼吁：

开放技术合作：华为愿开放韬定律核心技术框架、逻辑折叠 IP、灵衢总线协议等，与全球伙伴联合研发、共享成果；

共建产业生态：携手打造 “韬定律产业联盟”，制定统一技术标准、测试规范与接口协议，推动技术规模化落地；

培养创新人才：联合全球高校与科研机构，开设后摩尔时代半导体技术课程，培养跨学科、复合型创新人才。

各位同仁，半导体产业是数字经济的基石，是人类科技进步的核心动力。摩尔定律的时代落幕，但创新永不落幕；几何缩微的路径走到尽头，但时间缩微的新路径已开启。

华为愿以开放、包容、共赢的姿态，与全球产业伙伴一道，共同探索、实践、完善韬定律，携手开创后摩尔时代半导体产业的新篇章，为全球科技进步与人类文明发展贡献中国智慧与中国力量！

谢谢大家！

（内容来源：凤凰网）

全国高校人工智能与大数据创新联盟

全国高校人工智能与大数据创新联盟（简称:高校联盟）是由清华大学、浙江大学、中南大学、东北大学、上海工程技术大学、重庆邮电大学、东北林业大学、佛山科学技术学院、曲阜师范大学、黑龙江大学、海豚大数据科技等全国54家高校、企业共同发起，于2018年5月26日在北京中国科技会堂正式成立。迄今为止，联盟发展会员300多家, 覆盖全国20多个省市。联盟由一批积极投身于“人工智能、大数据、区块链”教育事业的高校、科研机构、企事业单位和个人自愿组成的公益性、全国性学术交流服务平台。中国工程院原常务副院长、中国工程院院士潘云鹤、中国科学院院士陈国良、中国工程院院士李伯虎担任联盟名誉理事长，中国工程院院士谭建荣担任联盟理事长。联盟工作接受工信部、国家网信办等政府部门行政管理和业务指导。联盟主要工作是推进产教融合、校企合作、协同育人。(加盟微信13651193492)

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