硬件工程师必背：SI/PI设计高频问题一次讲清

SI（信号完整性）和PI（电源完整性）这两个话题，做硬件的工程师肯定不陌生。高速设计做多了你就会发现，很多看起来稀奇古怪的问题，归根结底都是SI或PI没处理好。今天就把实战中经常碰到的高频问题梳理一遍，都是实打实的干货。

一、信号完整性（SI）那些事儿1. 反射问题到底怎么处理

说起反射，做高速设计的工程师肯定不陌生。啥是反射？简单讲就是信号在传输过程中遇到了阻抗不匹配的地方，一部分信号被弹回来了。这个问题在DDR、Serdes这些高速接口上特别常见。

按我的经验，反射产生主要有三个原因：阻抗不连续、过孔和连接器、端接不合理。你看到波形有振铃、边沿抖动、台阶这些现象，十有八九就是反射在作怪。

实战怎么处理？第一，优先保证传输线的阻抗连续性。微带线、带状线的宽度计算一定要准，参考平面要完整。第二，高速信号换层记得加伴地孔，而且要靠近过孔。第三，端接方式要选对：串联端接适合短距离，并联端接适合长距离，总线型信号常用末端并联。

串扰就是相邻的信号线之间互相"勾搭"，本来走这根线的信号跑到另一根线上去了。在PCB布线密度高的情况下，这个问题特别头疼。

说起来，串扰的大小跟线间距、走线长度、耦合长度关系很大。3W规则大家都听过，就是信号线中心到中心间距要大于3倍线宽，这样串扰能降低70%左右。重要信号之间最好包地或者拉地线隔离，走线尽量短。

降串扰的几个实用技巧差分对内要紧耦合，对外要松耦合；敏感信号跟干扰源之间加大间距；高速信号不要走在连接器引脚相邻的位置；层间串扰比同层小很多，条件允许的话把高速信号放内层。

很多新手只看眼图，其实时序裕量才是关键。数据眼图看着挺好，但Setup/Hold时间可能已经快挂不住了。

我建议大家在做高速设计的时候，一定要在原理图阶段就算清楚走线延时、时钟偏斜、建立保持时间裕量。DDR的地址线、数据线分组等长只是基础，关键是分组内的匹配精度要满足要求。一般DDR4数据线组内等长控制在5mil以内，地址命令控制线相对时钟等长控制在20mil以内。

二、电源完整性（PI）核心要点1. PDN设计到底要关注啥

电源完整性说白了就是让芯片的电源脚得到"干净稳定"的供电。很多问题看似是信号问题，实际上是电源问题，特别是电流大、频率高的场景。

按我的经验，PDN设计要关注三个层次：芯片电源引脚到PCB平面、平面到VRM、整个系统的电源架构。每个层次的要求不一样，芯片端要求低阻抗、VRM端要求快速响应、架构层面要求合理分配。

2. 去耦电容怎么摆才有效

去耦电容这个问题，很多人知道要摆，但不一定摆对了。常见的问题有：电容距离芯片太远、多种电容混在一起随便摆、走线太细太长。

正确的摆法是这样的高频小电容要紧靠芯片电源引脚，越近越好；不同容值的电容要均匀分布在芯片周围；电源引脚fanout的过孔要短粗，减少寄生电感；去耦电容的地过孔要和电源过孔配对走，电流回路要小。

电源完整性里有个概念叫谐振点，就是平面电容和过孔电感形成的谐振频率。如果芯片的工作频率刚好落在谐振点上，电源噪声会被放大，EMI问题也会更严重。

其实我们做设计的时候，一般会通过仿真来找到谐振点位置，然后有针对性地加电容或者调整布局。但实际项目中，很多东西是需要在板子回来后用网络分析仪去测的，仿真只能作为参考。

这里要提个醒

很多工程师习惯在芯片周围密密麻麻摆一堆去耦电容，觉得摆得越多越安全。其实不是的，电容太多反而可能引入更多谐振点，而且占用布线空间。数量和位置都要根据仿真和测试结果来定。

三、SI/PI联合仿真怎么做1. 仿真的时机很重要

很多人等板子回来了才发现问题，这时候改版成本就高了。按我的经验，原理图设计阶段就要开始做PDN预算分析，布局布线阶段要进行SI检查，布线完成后做完整的通道仿真。

2. 模型从哪来

仿真结果的准确性很大程度上取决于模型质量。芯片IBIS模型可以从厂商官网下载，阻焊、走线的参数要按实际板材来设置。说起来，有些小厂的芯片可能没有IBIS模型，这时候可以用经验值估算，保守一点设计。

3. 仿真结果怎么看

仿真报告拿到手，重点看这几个指标：眼图裕量、插入损耗、回波损耗、串扰、电源纹波。眼图Margin一般要大于20%，插入损耗在奈奎斯特频率处要小于-10dB，电源纹波要控制在芯片规格的1/3以内。

仿真和实测的关系仿真永远不可能完全准确，但能帮你发现大部分问题、缩短调试周期。实际项目中，建议仿真和实测结合着来，用示波器、TDR、网络分析仪验证仿真结果，逐步校准仿真模型。

有些项目为了成本用普通FR4，高速信号一跑起来问题一堆。高速板材虽然贵一点，但能减少你后面调试的时间，实际上是省钱的。我建议5Gbps以上的信号用Mid-loss以上的板材，10Gbps以上用Low-loss板材

2. 生产加工的公差要考虑

设计的时候阻抗算得再好，生产出来可能有偏差。线宽、层压厚度、介质常数都有公差，理论上一条线阻抗50欧姆，±10%的误差可能让它跑到45-55欧姆。建议在设计阶段就把阻抗波动范围算进去，留够余量。

3. 封装和引脚别忽略

很多人只看走线，但芯片的封装、连接器的引脚结构对高速信号影响也很大。QFN封装的地焊盘、连接器的针脚分布，都会影响阻抗连续性。在芯片选型和方案设计阶段就要把这些因素考虑进去。

一个经常被忽略的点

测试方法也会影响结果。用示波器测高速信号的时候，探头和接地线要短，否则你测到的可能是探头的谐振而不是真实信号。有条件的话用同轴探头或者焊接式探头，能获得更准确的测量结果。

最后说一句

好了，今天跟大家聊了聊SI/PI设计中几个高频碰到的问题，都是实战经验的总结，没有太多理论东西，希望能对大家有帮助。

其实高速设计这东西，经验比理论重要，但扎实的理论基础能帮你更快地分析和解决问题。建议大家平时多看看芯片的datasheet和design guide，很多厂商都提供了详细的设计指南，这些才是最有价值的参考资料。