0.7nm芯片的晶体管

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互补型场效应晶体管 (CFET：COMPLEMENTARY FET ) 器件架构有望在逻辑技术路线图中取代环栅 (GAA) 纳米片晶体管。在 CFET 器件中，n 型和 p 型 MOS 晶体管堆叠在一起，首次消除了标准单元高度中 n-p 间距的限制。因此，如果能与先进的晶体管接触和供电技术相结合，CFET 器件架构有望大幅缩小逻辑标准单元尺寸。

在所有可能的集成流程中，单片CFET (mCFET：monolithic CFET) 被认为是干扰最小的，它能以最快的速度将CFET引入到符合行业实际尺寸的器件中。采用单片集成，具有共用顶部和底部栅极的垂直器件结构可以在一系列工艺步骤中完成图案化和加工。

垂直堆叠层带来了一些挑战，需要CFET专用模块来实现堆叠横截面关键部分的垂直隔离。例如，中间介质隔离 (MDI) 模块可以提供顶部和底部栅极之间的隔离。这使得可以为顶部和底部器件设置不同的阈值电压。

近年来，在展示300mm mCFET集成流程的关键构建模块方面取得了显著进展。在2024年VLSI大会上，imec的研究人员报告了一种带有MDI模块的mCFET器件，该器件与内部间隔层兼容——内部间隔层是一种纳米片特有的结构，可以将栅极与源极/漏极 (S/D) 隔离。在 IEDM 2024 上，imec 通过实验演示了一种功能性 mCFET，其背面直接与底部 pMOS 器件的源漏极 (S/D) 接触。

Imec 预计将在逻辑技术路线图的 A7 节点（0.7nm）引入 mCFET 器件架构，届时 mCFET 将取代外壁叉片（outer wall forksheet）（图 1）。后者旨在将基于纳米片的逻辑路线图扩展到 A10 节点，以期届时 mCFET 能够实现量产。

mCFET 向更多节点的扩展性

业界关注的问题

在电路层面，imec 提出双排（double-row ） CFET 架构是将 mCFET 集成到 A7 标准单元中的最优方式 。双排 CFET 标准单元包含两排堆叠的器件，中间共享一个垂直信号过孔，单元边界处设有“VSS”功率墙。在 IEDM 2024 上，imec 通过一项设计技术协同优化 (DTCO) 研究，展示了这种双排 CFET 架构如何在 A7 技术节点上实现制造能力和面积效率之间的最佳平衡（图 2）。

然而，业界一直不愿转向新的器件架构，因为这需要巨额的工具投资和额外的风险。为了成功过渡，新架构能够跨不同节点使用至关重要。

因此，imec 的研究人员继续开展 DTCO 研究，以探究双排 mCFET 在后续技术节点上的可扩展性。

为了评估电路级的功率-性能-面积 (PPA) 指标，研究人员模拟了一个 15 级环形振荡器（即包含 15 个基于 mCFET 的逆变器的 RO）的运行情况。该 RO 采用越来越小的标准单元布局实现，符合 A7、A5 和 A3 节点规范。

为了支持可扩展性，必须在受限的功率密度预算下，保持各节点上 RO 的每性能。性能评估的关键指标是 RO 的频率，表示为有效驱动电流与有效电容之比。

关键性能提升措施

随着标准单元尺寸的缩小，单个 CFET 沟道的薄层宽度也随之减小，从而降低了有效驱动电流并增加了寄生电容。因此，需要性能提升措施来平衡这些参数，并在不同节点上保持性能一致，同时限制功率密度的增加。M0 电源轨可以提供额外的优势。

扩展到 A5 节点需要引入外壁叉片器件架构（图 3）。

此前，叉状片状（forksheet）结构被认为是纳米片状器件的延伸，但其结构与CFET设计完全兼容。叉状片状结构的外壁最后壁设计方法之所以引人注目，是因为它能增强沟道应力，从而提高CFET器件的驱动电流。叉状片状结构共享的n-n或p-p壁使得栅极延伸范围更小，从而降低了栅极寄生电容。采用Ω形栅极可以更有效地包裹沟道，从而获得更多优势。

A3 节点除了 Ω 型栅极外壁叉片和 M0 电源轨（图 4）之外，还需要一个额外的性能增强器。通过引入混合沟道取向，可以进一步提高有效驱动电流。调整沟道取向会影响载流子的迁移率，n 型和 p 型器件的最佳取向有所不同。需要注意的是，最佳选择还取决于沟道中是否引入应变（以及应变的大小）。imec 团队评估了各种沟道取向，发现最佳组合可将驱动电流提高高达 20%。可以通过平衡沟道宽度来补偿由此带来的功率密度增加。

嵌入式 MDI 模块

在 IEDM 2025 上，imec 通过实验演示了关键模块：嵌入式 MDI 模块，该模块允许在 mCFET 工艺流程中集成不同方向的顶部 nMOS 器件和底部 pMOS 器件的沟道。

eMDI的制造工艺流程始于载流子和供体晶圆，在晶圆上分别外延生长CFET特有的Si和牺牲SiGe层堆叠结构，用于形成底部沟道和顶部沟道。然后，使用晶圆熔合键合技术将这些外延堆叠结构重新组合。SiCN键合介质成为mCFET器件结构中嵌入的MDI单层薄膜，用于隔离底部和顶部部分。完成这些步骤后，使用传统的mCFET工艺流程完成mCFET的加工，包括纳米片图案化、Si鳍片显露、栅极和内部间隔层形成、底部和顶部源漏极外延生长以及金属栅极替换（图5）。

Imec成功地将该eMDI模块集成到完整的mCFET工艺流程中，并展示了具有不同沟道取向的功能性顶层器件：(100)硅顶层nFET、(100)和(110)硅顶层pFET。这些顶层器件采用正面连接方式制造（图6）。

随后，集成流程进一步扩展，实现了与mCFET底部器件的直接背面接触。imec CFET团队展示了具有集成eMDI模块、正面连接的(100) Si顶部nFET以及直接背面接触的(110) Si pFET的功能性mCFET器件（图7）。

eMDI 的优势

与早期版本的 MDI 模块（imec 称之为替代 MDI 或 rMDI ）相比，eMDI 模块具有多项优势。在 rMDI 中，有源 Si/SiGe 外延堆叠被转换为一个高 Si/SiGe1/SiGe2 多层堆叠。在后续工艺流程中，牺牲层 SiGe1 被栅极功函数金属取代，而富锗 SiGe2 层则转化为 MDI 介质层。

两种方法的主要区别在于初始衬底工程（图 8）。在 eMDI 方案中，mCFET 工艺从预先嵌入 MDI 模块的先进键合衬底开始。在首次键合之前，使用单独的晶圆生长 n 和 pMOS 有源外延层，这使得可以集成异质沟道，从而优化 n 和 pMOS 器件的性能。这些沟道可以是不同取向的（如本研究所示），也可以是具有不同应变的沟道，甚至可以是使用不同材料的 n 和 p 沟道。

其他优势包括降低工艺复杂性和简化外延生长步骤：eMDI 避免了沉积复杂的Si/SiGe1/SiGe2 多层堆叠结构，也无需用介质层替换虚拟 SiGe2 层。此外，通过在两个独立的晶圆上生长外延堆叠结构，可以在外延生长过程中达到层弛豫之前添加更多 Si 沟道，从而提高设计的灵活性。这种新型 MDI 模块只需对 mCFET 流程进行少量修改，即可集成到任何 mCFET 基线中。

不同的沟道材料，

嵌入式底部介质隔离模块

Imec目前正在优化基于eMDI的mCFET工艺流程中不同沟道方向的关键模块。未来的工作将扩展该方案，以集成不同的沟道材料，例如用于pMOS的Ge和用于nMOS的Si。

此外，imec CFET 团队计划采用类似的“嵌入式”方法来集成底部介质隔离层 (BDI)，该工艺模块用于将源漏外延层与衬底隔离。与目前使用的替代型 BDI (rBDI) 相比（图 9），采用基于晶圆键合层转移的 eBDI 方法有望简化背面连接的集成。此外，eBDI 方法还能为 BDI 材料的选择提供更大的自由度。一种选择是使用高导热材料，这或许可以缓解人们对 mCFET 热可靠性的担忧。

Imec 通过一项 DTCO 研究确定了支持跨多个技术节点的 mCFET 器件架构进行激进面积缩放所需的性能提升措施。虽然最小化寄生栅极电容对于 A7 节点至关重要，但 A5 和 A3 节点将引入带有 Ω 形栅极的外壁叉形结构以及 M0 电源轨。

对于 A3 节点，引入分别针对 p 型和 n 型 MOS 优化的异质沟道对于在最终缩放的标准单元尺寸下保持性能和功率密度至关重要。eMDI 模块是实现 mCFET 流程中异质沟道集成的关键使能技术。这已在具有不同沟道方向的 nMOS 和 pMOS 顶部器件的 mCFET 器件上进行了实验验证。

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