工艺库研究之memory库和standard cell库的类型

最近在研究工艺库，做一些记录。

Memory的类别

按leakage功耗大小份为：LP、HP、ULL、LL、BASE等。LP（Low - Power或Low - Profile），若为Low - Power，通常指低功耗内存，如LPDDR（Low - Power Double Data Rate SDRAM），基于传统DDR技术，采用更低工作电压、动态电源管理等技术，具有低功耗、高带宽和紧凑设计的特点，常用于智能手机、平板电脑等移动设备。HP（High Performance），通常指高性能内存。这种内存一般具有较高的时钟频率和数据传输速率，能为设备提供更强的运算能力和更快的数据处理速度，常见于游戏电脑、工作站等对性能要求较高的设备。ULL（Ultra Low Leakage），即超低漏电内存。采用超高阈值电压晶体管，漏电电流极低，适合对功耗要求极高的应用，如无线传感器网络、节能型传感器以及需要长期数据保留的场景，但由于需要更多电路优化以保证低功耗，其单元面积最大。LL（Low Leakage），低漏电内存。使用高阈值电压晶体管，漏电电流较BASE低，提供了较好的功耗优化，主要用于物联网设备、低功耗嵌入式系统、电池供电的便携式设备等，这些设备通常需要长时间待机，对功耗有一定要求。BASE（标准阈值电压），使用标准阈值电压晶体管，面积通常是基准值。其漏电电流相对较高，但能在功耗和性能之间取得平衡，适用于通用处理器缓存和中等速度与功耗要求的嵌入式系统等，适合大多数普通用途。

按VT分类：除了HVT（High-Vt）、SVT / RVT（Standard / Regular-Vt）、LVT（Low-Vt）、ULVT / ELVT（Ultra / Extreme-Low-Vt）；还有一种“mix-VT 的 memory 库”，应该是在一片memory中使用了不同VT的管子。

按bit-cell类型：分为Register File和sram。Register File由触发器或多口定制bit-cell构成，容量16-256项，读写口多，延迟仅一级门，紧耦合ALU，面积功耗大，专供流水线寄存器堆；SRAM用6T/8T阵列，容量K-M级，单双口，延迟2-4级，面积功耗小，由Memory Compiler生成，用于Cache缓冲。前者以面积换速度，后者以密度省能耗。为Register File由触发器或多口定制bit-cell构成，容量16-256项，读写口多，延迟仅一级门，紧耦合ALU，面积功耗大，专供流水线寄存器堆；SRAM用6T/8T阵列，容量K-M级，单双口，延迟2-4级，面积功耗小，由Memory Compiler生成，用于Cache缓冲。前者以面积换速度，后者以密度省能耗。由触发器或多口定制bit-cell构成，容量16-256项，读写口多，延迟仅一级门，紧耦合ALU，面积功耗大，专供流水线寄存器堆；SRAM用6T/8T阵列，容量K-M级，单双口，延迟2-4级，面积功耗小，由Memory Compiler生成，用于Cache缓冲。前者以面积换速度，后者以密度省能耗。

单元库类别

分为LP（Low Power）、GP（General Purpose）、HP（High Performance）、ULP（Ultra Low Power）、GL（Gate-Last High-k/Metal-Gate）、LE（Length-Enhanced）、FCLL（FinFET Compact Low Leakage）、ULL（Ultra Low Leakage）等类型单元库。

LP型单元库是代工厂在相同工艺节点上提供的“低功耗”工艺变种，其工作电压更低沟道长度/氧化层厚度略增，阈值电压更高，漏电密度比GP低30 %~60 %；LP的驱动电流Idsat比GP下降约20 %，同频动态功耗降低10 %~15 %，但峰值频率也下降20 %左右；LP库用“降压+增阈+高单元”换取显著漏电下降，适合对峰值频率要求不高、但对续航敏感的设计。

GP型单元库是各工艺节点的“默认”逻辑库，介于 HP与 LP之间，主打“面积、速度、功耗”三者平衡；一般只要没有极端“高频”或“超低漏电”需求，GP 库就是首选。

HP型单元库是代工厂在相同工艺节点上提供的“高性能”工艺变种，与 GP、LP 并列，专为“极限频率 + 高功耗容忍”场景设计。工作电压最高（如 28 nm HP 用 1.05 V～1.2 V），沟道最短，氧化层最薄；阈值电压最低（以 LVT / SLVT 为主），驱动电流 Idsat 比 GP 高 25 % 以上，同频动态功耗上升约 20 %，漏电高 3×～5×；使用在高性能CPU 关键路径、高速 SerDes 数字逻辑、GDDR6/7 控制器、AI 加速器核心流水线等场景。

ULP型单元库是面向纽扣电池、能量收集等极端功耗场景推出的工艺-库组合，与 GP/HP/LP 相比，把“漏电”和“动态能耗”压到极限；工作电压可降到 0.5 V 甚至亚阈值区（sub-threshold），沟道加长、氧化层加厚，阈值电压最高（HVT 为主），漏电密度比 LP 再降 5×～10×；内置 Always-On 阱偏、高阈值 MOSFET、超长沟道缓冲器；使用在IoT 传感节点、可穿戴、RFID等场景。

GL 库即 Gate-Last High-k/Metal-Gate 工艺中由代工厂额外提供的一套“后栅”单元库，与 Gate-First 单元库区分。GL 流程先做多晶栅，高温源漏退火后再替换为 High-k金属栅，故栅氧完整性更好，Vt 波动小，可额外给出 1-2 档更高速度的 LVT/ULVT 单元。

在亚阈值（sub-threshold）设计中，为了把供电电压降到 0.3-0.5 V 同时保持可接受的延迟波动，对标准单元进行“加长沟道长度”的尺寸调整，再把整套库命名为 LE（Length-Enhanced）library; LE库所有 MOS 沟道长度比原厂 GP 库增加 30-100 %，阈值电压随之抬高，漏电下降 5× 以上；在 0.3 V 下平均延迟可缩小 20 %，变化减小 16 %；与 GP 库完全同 pin-out，仅 .lib 内部时序、功耗需重新表征，可直接导入替换做 ECO。

FFCLL是代工厂在 16 nm、12 nm、7 nm 等 FinFET 节点上专门推出的“低漏电”标准单元子库，核心思路是在同一工艺平台内把漏电降到接近 LP 水平，同时保持 FinFET 的高驱动优势；采用 4T-FinFET（独立背栅）或 3T-FinFET，通过 反向背栅偏置 把阈值电压动态提高 50–120 mV，亚阈值漏电可削减 10×–48×；对“堆叠路径”晶体管同步加 沟道长度偏置（Gate-Length Biasing, GLB），进一步压低 DIBL 漏电，7 nm 下漏电再降 70 % 且速度损失 <3 %；工作电压可继续下探到 0.5 V 近阈值区，能量/操作下降 5×–20×；使用在手机 SoC 的 Always-On 域、SRAM 外围控制、音视频 DSP 子系统等场景；FFCLL 库通过“背栅反向偏置 + 沟道长度偏置”双技术，把 FinFET 的漏电压到接近 LP 水平，同时保留高频能力，适合“既要电池寿命长、又不要明显降频”的移动和 IoT 芯片。

ULL 库用“最高阈值 + 加长沟道 + 近阈值电压”把漏电压到 pA （皮安培）级，速度换能效，适合“毫微瓦级电池寿命”的 IoT、穿戴和能量收集芯片。

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