大模型下沉终端，先进制程如何破解端侧AI芯片算力与功耗困局？

近年来，人工智能正经历从“云中心”向“终端侧”深度演进的关键转折。随着大模型能力的普及与多模态智能体（AI Agent）应用的兴起，用户对实时响应、隐私安全、个性化体验和使用成本的综合要求不断提升，推动AI推理任务加速下沉至手机、可穿戴设备、智能家居、车载系统等终端场景。这一趋势催生了对端侧AI芯片前所未有的需求——既要具备强大的本地算力以支撑复杂AI任务，又必须在电池容量、散热条件、物理尺寸和成本预算等多重严苛约束下实现高能效运行。

在此背景下，先进制程工艺作为提升芯片性能与能效比的核心技术路径，日益成为端侧AI芯片设计的关键支撑。然而，制程微缩并非坦途：高昂的成本、良率瓶颈以及供应链复杂性，正促使产业界探索更加多元和系统化的解决方案。本文基于11家A端侧AI芯片上市公司公开信息，系统梳理端侧AI芯片对先进制程的需求动因、实际应用成效、企业战略布局，并深入剖析制程升级过程中所面临的现实挑战与创新应对策略。通过分析可见，未来端侧AI芯片的竞争已超越单一工艺节点的比拼，转而聚焦于“先进制程+架构创新+先进封装+软硬协同”的全栈式系统级优化能力。

端侧AI芯片对先进制程的需求背景

端侧AI芯片对先进制程的迫切需求，源于人工智能技术从云端向终端设备大规模迁移的结构性趋势。附件资料明确指出，随着大模型和多模态AI Agent应用的蓬勃发展，用户对响应速度、使用成本、数据安全及个性化体验的要求日益提升，促使AI推理任务加速向端侧迁移，形成“云-边-端”协同的多层次算力架构。在此背景下，以AI手机、AI PC、智能可穿戴设备、IPC（网络摄像机）、车载终端等为代表的端侧产品，亟需在有限的物理空间和能源约束下，实现强大的本地AI处理能力。

具体而言，端侧设备普遍面临电池容量小、散热条件差、体积受限、成本敏感等多重硬性约束。例如，TWS耳机、智能手表、无线麦克风、IoT传感器等设备往往依赖小型锂电池供电，无法承受高功耗芯片带来的续航压力。然而，AI应用（如语音唤醒、图像识别、实时翻译、ADAS辅助驾驶等）又对算力提出了显著增长的需求。瑞芯微精准概括了这一矛盾：“SoC芯片的算力需求呈现爆发式增长，驱动SoC设计进入‘先进制程、算力升级、架构重构、能耗革命’的新阶段。”

为破解算力需求激增与能源供给有限之间的根本矛盾，先进制程成为关键突破口。其核心价值在于：在晶体管尺寸缩小的同时，降低单个晶体管的动态与静态功耗，并提升单位面积内的晶体管密度。这使得芯片能够在更小的面积上集成更多计算单元（如多核CPU、GPU、大算力NPU、VPU等），同时维持或降低整体功耗水平。恒玄科技采用6nm FinFET工艺开发BES2800芯片，正是为了在可穿戴设备的严苛空间内，集成高性能异构计算单元与完整的射频/音频子系统，从而提供“强大的算力和高品质的无缝连接体验”。同样，晶晨股份的6nm旗舰芯片能支持同声字幕生成等复杂AI功能，并实现千万级出货，也印证了先进制程对于支撑高能效AI落地的决定性作用。

因此，先进制程不仅是性能提升的工具，更是端侧AI产品实现商业可行性和用户体验闭环的基础保障。

A股端侧AI芯片公司部分旗舰SoC应用全景表

先进制程在端侧AI芯片中的具体应用体现

先进制程直接赋能端侧AI芯片的高性能与高能效。晶晨股份推出的6nm芯片自2024年下半年商用以来，2025年上半年销量已超400万颗，预计全年将达千万颗以上。该芯片集成自研智能端侧算力单元，支持同声字幕生成等AI功能，充分体现了先进制程对AI算力落地的支撑作用。全志科技亦指出，“7nm及以下先进制程已成为高端SoC的主流”，而3nm等更先进节点则因成本与良率问题尚未大规模普及。恒玄科技的BES2800芯片同样基于6nm工艺，集成了多核CPU/GPU/NPU，为TWS耳机、智能手表等设备提供强大算力和高品质连接体验。

低功耗是端侧AI芯片的生命线。安凯微在介绍其低功耗智能视觉芯片KM01A与KM01W时表示，整机在AOV模式下功耗低于30mW，这一指标的达成离不开制程工艺的优化。炬芯科技虽采用22nm成熟制程，但通过自研存内计算技术显著提升了能效比，说明即使在非最先进节点上，制程与架构的协同优化也能有效控制功耗。

先进制程使单芯片集成更多功能模块成为可能。瑞芯微指出，高性能SoC正标配“多核心、高频率、超高清和多路编解码能力、大算力NPU、高速多通道DDR”，这些特性高度依赖先进制程带来的晶体管密度与互连性能提升。晶晨股份的6nm芯片即集成了NPU、视频编解码器、无线通信模块等，实现了高性能与小体积的统一。

多家公司已在先进制程上展开前瞻性布局。瑞芯微正在研发下一代旗舰芯片RK3688，以适配AIoT 2.0时代对端侧算力的更高需求；全志科技已启动“下一代更高性能SoC架构”的研究，并明确将采用更先进制程；恒玄科技则通过6nm工艺实现射频、音频、电源管理等模拟与数字电路的全集成，进一步降低系统级功耗。

制程升级面临的挑战与应对策略

尽管先进制程优势显著，但其大规模应用于端侧AI芯片仍面临严峻挑战，主要体现在成本、良率、技术复杂度和供应链稳定性等方面。

首先，制造成本急剧攀升。全志科技明确指出：“3nm等更先进工艺面临成本高和低良率瓶颈”。随着制程节点进入5nm以下，光刻工艺（尤其是EUV光刻）的设备投入、材料成本和工艺步骤数量呈指数级增长，导致晶圆价格高昂。对于毛利率相对有限、价格竞争激烈的消费类端侧芯片市场而言，全面采用先进节点在经济上并不现实。

其次，良率问题制约量产爬坡。更先进的制程对工艺控制精度要求极高，任何微小的缺陷都可能导致芯片失效。低良率不仅直接推高单颗芯片成本，还会影响产品交付周期和市场竞争力。这对于需要快速迭代、抢占市场的AIoT和消费电子领域尤为不利。

面对上述挑战，行业并未止步于单纯追求更小线宽，而是转向系统级创新与异构集成作为应对策略：

· 发展先进封装技术：多家端侧AI芯片企业认为，“3D堆叠、Chip to Chip、Die to Die的芯片互联方式会越来越普及”。通过将不同功能模块（如逻辑计算芯粒、高速缓存、模拟/RF芯粒）采用最适合其特性的制程分别制造，再通过2.5D/3D封装技术集成在同一封装体内，可以在不牺牲性能的前提下，有效规避单一先进制程带来的高成本与低良率风险。瑞芯微明确提出，“Chiplet设计和先进的3D封装设计”将成为平衡性能与成本的关键策略。

· 推行混合制程设计（Hybrid Process Node）：并非所有电路模块都需要最先进制程。例如，数字逻辑部分可采用7nm或6nm以获得高密度和低功耗，而电源管理、射频收发等模拟电路则更适合采用28nm或40nm等成熟稳定、成本更低的制程。通过Chiplet或异构集成方式将不同制程的芯粒组合，既能发挥先进制程在算力核心上的优势，又能利用成熟制程在模拟/高压/高可靠性方面的长处，实现整体最优。

· 强化架构与算法协同优化：在制程受限的情况下，通过架构创新弥补性能差距。炬芯科技在22nm制程上成功商用“第一代存内计算技术”，即是在成熟节点上通过改变数据搬运范式（减少内存访问能耗）来大幅提升能效比的典型案例。此外，“AI驱动的任务调度算法”和“预测性功耗管理”等软件层面的优化，也是降低系统级能耗、缓解制程压力的重要手段。

小结：先进制程是端侧AI芯片发展的核心驱动力之一

综上所述，附件资料清晰表明，端侧AI芯片的发展高度依赖先进制程技术，以实现“高性能、低功耗、高集成”的产品目标。6nm、7nm及以下制程已成为高端端侧AI SoC的主流选择，支撑着NPU集成、多模态AI推理、超高清编解码等关键功能。然而，面对成本与良率的现实约束，行业并未单一押注于制程微缩，而是采取“先进制程+架构创新+先进封装”的组合策略。部分企业如炬芯科技在22nm节点上通过存内计算实现能效突破，印证了技术路径的多样性。未来，端侧AI芯片的竞争将不仅体现在制程先进性上，更体现在系统级能效优化、软硬协同设计以及异构集成能力的综合较量之中。