2025“中国芯”大会：先进封装技术挑战、路径与协同生态全景洞察

2025年“中国芯”集成电路产业促进大会暨第二十届“中国芯”优秀产品征集结果发布仪式，于11月13-14日在横琴天沐琴台会议中心隆重举行。

在分论坛“先进封装技术发展论坛”上，国内外半导体封测行业优秀从业人员和专家学者齐聚一堂，共同探讨先进封测技术的发展趋势、技术挑战与机遇。

该论坛由中国电子信息产业发展研究院集成电路研究所王若达主持。

图： 中国电科58所首席科学家、中国半导体行业协会封测分会轮值理事长 于宗光

中国电科58所首席科学家、中国半导体行业协会封测分会轮值理事长于宗光先生开场致辞时表示，中国先进封装技术已取得显著进展，在全球封装产业中占据重要地位。先进封测是中国半导体产业发展的未来方向，中国正从技术跟跑、并跑逐步迈向部分领域领跑，在全球封测产业格局中占据重要地位。

Chiplet成为解决算力的重要手段

华天科技（江苏）有限公司技术专家魏巍指出，随着AI时代全面到来，全球数据量预计将激增百倍，而传统算力增长模式已难以满足指数级扩张的计算需求。在此背景下，先进封装技术通过系统级集成创新成为突破算力瓶颈的核心路径，其中Chiplet封装技术凭借模块化设计优势，成为推动算力跃迁的典型代表。

图：华天科技（江苏）有限公司技术专家魏巍

魏总表示，当前，Chiplet技术的产业实践以台积电CoWoS封装平台为标杆。该技术通过Interposer实现多芯片的高密度三维互连，在2.5D封装架构下将互连密度提升，同时将信号传输延迟降低，为AI大模型训练、超算等高算力场景提供了关键支撑。

总体而言，Chiplet+2.5D/3D封装的芯片目前大多是高算力需求的场景，如服务器芯片，GPU/AI加速器，高缓存/内存带宽等领域。

全产业链协同：AI时代的必然选择

江苏中科智芯集成科技有限公司董事、副总经理黄涛表示，AI技术的爆发式增长催生了海量数据与复杂计算需求，从云端训练到边缘推理，从自动驾驶到智能终端，系统级性能提升需跨越设计、制造、封装、应用全链条。

图：江苏中科智芯集成科技有限公司董事、副总经理黄涛

黄总表示，异构集成正引领系统架构的深度重构。借助Chiplet技术，先进封装能够将处于不同工艺节点、具备不同功能的芯片模块，像CPU、GPU、AI加速器以及存储器等，集成于同一个封装体之中，进而构建出系统级封装。以台积电的CoWoS技术为例，其巧妙运用硅中介层达成了多芯片间的高密度互连。

2.5D封装技术发展路径

苏州锐杰微科技集团有限公司集团CMO李卫东表示，先进计算的泛在化需求正推动高性能芯片市场快速增长，这一趋势源于技术迭代加速、应用场景裂变与生态重构深化的共同作用。高性能芯片发展当下面临存储墙、光罩墙等问题。

图：苏州锐杰微科技集团有限公司集团CMO李卫东

李总指出2.5D封装技术发展路径：存力和运力技术同步发展；互联技术-电算光传，各层级的带宽密度和互联密度持续提升；异构集成多样化的中介层满足HBD性能成本需求；eDTC电容技术-显著改善PDN网络的PI特性；基板技术-满足大尺寸结构强度和性能增长需求；热管理技术，满足热功率密度持续增长。

数据与机制双轮驱动：革新先进封装材料研发

在当前先进封装技术加速向2.5D/3D集成与异构集成方向演进的背景下，封装材料（如底部填充胶、临时键合胶、光敏聚酰亚胺等）的性能要求正呈现指数级提升。然而，传统材料研发模式仍高度依赖“试错法”，研发周期通常长达5至10年，且成本居高不下。

图：深圳先进电子材料国际创新研究院博士赵超

深圳先进电子材料国际创新研究院赵超博士介绍，我院已构建起一套数据驱动的封装材料创制体系。该体系通过整合本地专有数据库，建立从配方设计、工艺参数到材料性能的AI预测模型，形成“数据 — 垂直领域模型 — 配方工艺性能预测 — 自动化实验 — 应用验证 — 数据”的完整闭环研发流程，从而显著缩短研发周期。该方法尤其适用于数据积累较为充分、配方与工艺迭代频繁的研发场景。

针对数据基础薄弱的研发场景，我们提出了机制驱动的研发路径。该路径聚焦于界面失效等关键科学问题，致力于从根源上阐明其物理机制。以光敏聚酰亚胺（PSPI）与铜的界面失效为例，我们通过引入机器学习力场等先进计算方法，在原子尺度上揭示了失效过程的微观机理，为系统提升界面可靠性提供了理论依据与设计指导。此路径尤其适用于数据稀缺、实验周期长的前沿领域。

2.5D/3D先进封装技术发展路径

珠海天成先进半导体科技有限公司研发部部长武洋表示，当下三维异构集成已成为半导体领域的发展趋势，其中2.5D/3D先进封装技术是实现Chiplet的关键途径。

台积电的CoWoS技术是2.5D/3D先进封装技术的代表，是实现Chiplet的关键途径之一。台积电根据封装结构和工艺的不同，将CoWoS技术分为CoWoS-S、CoWoS-R、CoWoS-L三大分支，针对不同需求进行优化。

图：珠海天成先进半导体科技有限公司研发部部长武洋

武洋部长介绍，先进封装关键技术——超窄间距低温混合键合。该技术能够在低温环境下，同时实现铜与铜焊盘以及电介质与电介质区域的键合。相较于传统的微凸点热压键合工艺，此技术能有效规避因互连微凸点尺寸减小而引发的可靠性问题，例如电迁移、焊接孔洞、焊接桥连等。而且，它还能进一步降低信号延迟，将凸点互连密度提升。

这项技术具备诸多优势：具备更高的电流负载能力；拥有更高的I/O互连密度；可实现可扩展的间距小于10μm；采用超低温互连方式，能有效减少热损伤；具备更优异的可靠性。

光电合封的面临的挑战

深圳中兴微电子有限公司先进封装技术总监张阔表示，光电共封持续演进，LPO/NPO/CPO多种形态共存。CPO是未来102.4T及带宽更高芯片的最终应用形态，但和硅光技术、封装技术以及IP的演进强相关，在短期内无法全面替代传统可插拔光模块，预计CPO在2026-2027会开始规模上量。

图：深圳中兴微电子有限公司先进封装技术总监张阔

张总强调，TSMC演进路径本质上是持续不断的拉近OE与ASIC互联的距离，提高芯片集成度。当下光电共封产业协同面临多重挑战:光电共封装研发投入高，技术尚未成熟，需持续进行投入，以保持技术演进；光电共封装涉及产业链长，包括设计、材料、封装、EDA等多个环节，需要光电设计&工艺密切协同配合；光电封装缺乏统一的标准，多种技术互不兼容，导致光电共封装投入大。

封装技术挑战、路径与协同生态构建

上海燧原科技股份有限公司封装业务资深总监尹鹏跃对当前封装技术的挑战与机遇展开了深度剖析。

图：上海燧原科技股份有限公司封装业务资深总监尹鹏跃

尹总指出，当下封装技术的核心在于深化2.5D与异构集成技术的发展。然而，这一进程面临着诸多挑战：超大中介层在制造、散热以及测试环节困难重重，且产品良率难以得到有效保障。

为应对这些挑战，尹总给出了发展路径：一是大力发展背面供电技术，并提前布局共封装光学，将光引擎引入封装内部，以此攻克数据中心面临的“功耗墙”与“互联墙”难题。

此外，尹总还强调构建协同创新新生态的重要性，并提出了三方面建议：其一，与封装厂、设备商、EDA厂商建立战略协同关系，从系统需求出发开展联合设计与开发，摒弃简单的代工模式；其二，加速开放与统一进程，呼吁尽快制定开放的Chiplet互连标准（如UCIe）以及测试规范，降低异构集成的门槛，避免行业出现碎片化内耗，共同营造繁荣的产业生态；其三，建议重点关注并支持基础材料、核心装备、EDA工具等产业“地基”技术，集中资源攻克共性技术难题。

三维堆叠技术它摒弃了传统二维平面布局的局限，凭借垂直堆叠芯片层这一精妙手法，如同搭建起一座稳固且精巧的立体高楼。在有限的封装体积内实现了功能的最大化集成。这种突破二维平面“枷锁”的创举，为芯片集成开辟出一片更为广阔的“立体空间”，让芯片在性能提升、功能拓展等方面拥有了无限可能，成为推动半导体技术迈向新高度的关键力量。