十篇论文，揭秘寒武纪AI芯片崛起之路

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来 源： 内容转自黄大年茶思屋科技网站，作者：覃为，谢谢。

2025年8月27日，寒武纪（Cambricon）成功跻身国内AI芯片产业的顶尖行列，为持续火热的全球AI竞赛再添一把火。面对NVIDIA等国际巨头成熟的技术生态，这家成立不过10年的公司，其核心竞争力源于何处？背后又沉淀了怎样的技术思考？

要回答这些问题，须将时间的指针拨回十余年前，回到中科院计算所那间略显寂静的实验室。在那里，没有纷繁的市场喧嚣，只有服务器持续的蜂鸣；没有商业模式的探讨，只有一行行旨在探索计算本源的代码与公式。从一对天才兄弟开始，从一篇篇发表在国际顶刊顶会的论文开始，一场关于计算架构的创新早已悄然酝酿。不同于依赖商业模式创新的公司，寒武纪的崛起是一条典型的“硬核”路线，其每一步成长，几乎都能在其公开发表的学术论文中找到清晰的印记。这些论文不仅是其技术实力的硬核证明，也共同绘制出了一幅清晰的“技术路线图”，让我们得以洞悉其每一步的战略抉择与未来的方向所在。

本文精选了从2014年至2025年间的十篇论文，从最初的“DianNao”架构到“Cambricon”系列的前沿AI芯片探索，为您清晰地呈现寒武纪的技术进化脉络。

1

奠基时代

“DianNao”系列的一鸣惊人

寒武纪的诞生，源于一对学术兄弟的“十年磨一剑”。陈云霁与陈天石的传奇，始于年少时的共同选择——双双考入中国科学技术大学“少年班”，并在那里展现出超凡的学术天赋。这对天才兄弟的轨迹高度重合，他们先后进入中国计算机科学的摇篮——中科院计算所，师从“龙芯”总设计师胡伟武教授攻读博士，并在国家核心的CPU研发项目中得到了最硬核的处理器设计训练。这段深厚的学术履历，成为他们日后颠覆性创新的基石。

他们提出的“DianNao”系列是全球最早、最系统化的深度学习处理器架构研究之一，为后续的商业化打下了坚实的基础。在深度学习浪潮之初，敏锐地预见到通用CPU/GPU在执行神经网络时的效率瓶颈，开创性地提出了一系列专门针对神经网络的硬件加速器架构，通过软硬件协同设计，实现了数量级的性能和能效提升。

NO.1

DianNao: a small-footprint high-throughput accelerator for ubiquitous machine-learning

神经网络的硬件全实现

加速器

作者：T Chen, Z Du, N Sun, J Wang, C Wu, Y Chen, O Temam

发表日期：2014

原文链接：https://courses.e-ce.uth.gr/CE432/voh0hmata/bibliographic%20project/papers1/asplos2014%20-%20Chen%20et%20al%20-%20DianNao%20-%20A%20Small-Footprint%20High-Throughput%20Accelerator%20for%20Ubiquitous%20Machine-Learning.pdf

摘要：在本研究中，我们设计了一种针对大规模CNN和DNN的加速器，特别强调了内存对加速器设计、性能和能耗的影响。我们展示了设计一种高吞吐量加速器的可能性，该加速器能够在3.02平方毫米的小尺寸和485毫瓦的功耗下执行452 GOP/s（关键神经网络操作，如突触权重乘法和神经元输出加法）；与128位2GHz SIMD处理器相比，该加速器速度快117.87倍，并且可以将总能耗降低21.08倍。加速器的特性是在65纳米布局后获得的。如此高吞吐量的小尺寸可以推动最先进机器学习算法在广泛系统和应用中的使用。

研究意义：“DianNao”的开山之作；这篇文章首次提出了一个简洁高效的神经网络加速器架构，包含了核心的运算单元（NPU）、缓冲区和数据通路，其意义在于验证了专用硬件加速器这条技术路线的可行性，是思想的火种。

NO.2

DaDianNao: A Machine-Learning Supercomputer

DianNao加速器框图

节点布局快照

作者：Y Chen, T Luo, S Liu, S Zhang, L He, J Wang, L Li, T Chen, Z Xu, N Sun, O Temam

发表日期：2014

原文链接：https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=7011421&tag=1

摘要：在本文中，我们介绍了一种基于这些思路的定制多芯片机器学习架构。我们展示了在已知最大的神经网络层子集上，与GPU相比，可以实现450.65倍的加速，并且在64芯片系统中平均能耗降低150.31倍。我们将节点实现到28纳米的布局和布线，包含定制存储和计算单元的组合，并采用工业级互连。

研究意义：DianNao的性能强化版。如果说DianNao是探索，DaDianNao就是追求极致性能的尝试。它面向数据中心，采用了多芯片、eDRAM等设计，展示了AI计算对高性能、高带宽的极致需求，是寒武纪后续云端芯片思想的雏形。

NO.3

PuDianNao: A Polyvalent Machine Learning Accelerator

PuDianNao加速器架构

PuDianNao的布局，CM、FU、HB、CB和OB分别代表控制模块、功能单元、热缓冲区、冷缓冲区和输出缓冲区

作者：Dao-Fu Liu, Tianshi Chen, Shaoli Liu, Jinhong Zhou, Shengyuan Zhou, O. Temam, Xiaobing Feng, Xuehai Zhou, Yunji Chen

发表日期：2015

原文链接：https://dl.acm.org/doi/pdf/10.1145/2694344.2694358

摘要：机器学习（ML）技术在各种新兴商业应用中无处不在，但必须依赖强大的计算机系统来处理海量数据。尽管通用CPU和GPU提供了直接的解决方案，但由于它们对灵活性的过度支持，其能效受到限制。硬件加速器可能实现更好的能效，但每个加速器通常只支持单一的机器学习技术（或技术家族）。然而，根据机器学习领域著名的“无免费午餐”定理，一种机器学习技术在一个数据集上表现良好，可能在另一个数据集上表现不佳，这意味着这种加速器有时可能导致学习精度低下。即使不考虑学习精度，这种加速器也可能因为具体的机器学习任务发生变化，或者用户选择了另一种机器学习技术而变得不适用。在本研究中，我们提出了一种名为Pu-DianNao的机器学习加速器，它支持七种代表性的机器学习技术，包括k-means、k近邻、朴素贝叶斯、支持向量机、线性回归、分类树和深度神经网络。得益于我们对不同机器学习技术的计算原语和局部性特性的深入分析，PuDianNao在3.51平方毫米的面积内可以执行高达1056 GOP/s（例如加法和乘法）的运算，并且仅消耗596毫瓦的功率。与NVIDIA K20M GPU（28纳米工艺）相比，PuDianNao（65纳米工艺）速度快1.20倍，并且能效提高了128.41倍。

研究意义：PuDianNao不再局限于神经网络，而是支持了K-Means、SVM等七种主流机器学习算法。这体现了团队对通用性和可编程性的早期思考，即AI芯片不能是“一次性”的硬件，必须适应算法的快速迭代。

NO.4

ShiDianNao: shifting vision processing closer to the sensor

加速器可能被集成到商用图像处理芯片中

加速器架构

作者：Zidong Du, Robert Fasthuber, Tianshi Chen, Paolo Ienne, Ling Li, Tao Luo, Xiaobing Feng, Yunji Chen, Olivier TemamAuthors Info & Claims

发表日期：2015

原文链接：https://dl.acm.org/doi/pdf/10.1145/2749469.2750389

摘要：近年来，神经网络加速器在识别和挖掘应用这一重要类别中，已展现出在广泛应用场景下同时实现高能效和高性能的能力。然而，这类加速器的能效和性能仍受限于内存访问。本文聚焦于图像应用，这无疑是识别和挖掘应用中最为重要的一类。针对这些应用，最先进的神经网络是卷积神经网络（CNN），它们具备一个显著特性：权重在众多神经元间共享，大幅减少了神经网络的内存占用。这一特性使得CNN能够完全映射至SRAM中，从而消除所有针对权重的DRAM访问。进一步将加速器置于图像传感器旁，还能彻底消除所有剩余的DRAM访问，即针对输入和输出的访问。本文提出了一种此类CNN加速器，紧邻CMOS或CCD传感器布置。通过消除DRAM访问，并精心利用CNN内部的特定数据访问模式，我们设计出一款能效比现有最先进神经网络加速器高出60倍的加速器。我们展示了从设计到65纳米布局的完整方案，其面积仅为4.86平方毫米，功耗仅320毫瓦，但速度仍比高端GPU快约30倍。

研究意义：ShiDianNao专为视觉应用（CNN）设计。这篇文章最大的亮点是将计算单元尽可能地靠近传感器），大幅减少数据搬运带来的功耗。这是端侧、边缘AI芯片设计的核心思想，为寒武纪后来的终端IP业务埋下伏笔。

2

商业化序章

从指令集到IP核的进化

寒武纪公司正式成立，团队开始将学术成果转化为商业产品；并且意识到：要让AI处理器真正可用，光有硬件架构是不够的，必须为购买产品的开发者提供一套稳定、高效的“语言”——指令集。通过定义一套专用的指令集，寒武纪成功地将上层应用与底层硬件解耦，实现了从学术研究到商业IP授权的关键一跃。这个阶段最核心的标志是提出了第一个专门针对深度学习的指令集“Cambricon ISA”，这是构建其技术护城河的开始。

NO.5

Cambricon: An Instruction Set Architecture for Neural Networks

Cambricon指令概述

基于Cambricon的原型加速器

作者：S Liu, Z Du, J Tao, D Han, T Luo, Y Xie, Y Chen, T Chen

发表日期：2016

原文链接：https://dl.acm.org/doi/pdf/10.1145/3007787.3001179

摘要：在本文中，我们提出了一种新颖的领域特定指令集架构（Instruction Set Architecture, ISA）用于神经网络加速器，称为Cambricon。Cambricon是一种基于寄存器-存储器架构，综合了标量、向量、矩阵、逻辑、数据传输和控制指令，基于对现有神经网络技术的全面分析。我们对十种具有代表性的不同神经网络技术的评估表明，Cambricon在广泛的神经网络技术中表现出强大的描述能力，并且比×86、MIPS和GPGPU等通用指令集提供了更高的代码密度。与最新的神经网络加速器设计DaDianNao （仅能支持3种神经网络技术）相比，我们基于Cambricon的加速器原型在台积电65纳米工艺下实现，仅带来了微不足道的延迟/功耗/面积开销，并且能够灵活覆盖10种不同的神经网络基准测试。

研究意义：寒武纪的“立司之本”。这篇文章首次完整提出了一套面向神经网络的指令集架构；它的意义堪比ARM指令集之于移动设备。让开发者就可以像为CPU编程一样为AI芯片编程，极大地推动了AI芯片的生态建设。

NO.6

Cambricon-X: An Accelerator for Sparse Neural Networks

(a)具有步进索引的稀疏网络示例

(b)硬件步进索引的实现

加速器编程过程

作者：S Zhang, Z Du, L Zhang, H Lan, S Liu, L Li, Q Guo, T Chen, Y Chen

发表日期：2016

原文链接：https://dl.acm.org/doi/pdf/10.1145/356810.356816

摘要：神经网络已被证明在图像识别、自动翻译和广告推荐等广泛的应用中非常有用。由于不断增长的深度结构，即多层包含大量神经元和连接（即突触），最先进的神经网络在计算和内存需求上都非常密集。稀疏神经网络作为一种有效的解决方案，能够减少所需的计算量和内存。尽管现有的神经网络加速器能够高效处理密集和规则的网络，但它们无法从突触权重的减少中获益。在本文中，我们提出了一种新型加速器Cambricon-X，旨在利用神经网络模型的稀疏性和不规则性来提高效率。该加速器采用基于处理单元（PE）的架构，由多个处理单元组成。索引模块能够高效地选择并将所需的神经元传输到连接的PE，从而减少带宽需求，而每个PE以异步方式存储不规则和压缩的突触进行本地计算。我们的加速器在16个PE的情况下，能够在小型封装（6.38平方毫米，65纳米工艺下功耗为954毫瓦）中实现最高544 GOP/s的性能。通过对多个代表性稀疏网络的实验结果表明，我们的加速器平均比最先进的神经网络加速器实现了7.23倍的加速和6.43倍的节能。

研究意义：关注算法与硬件的协同优化。这篇文章针对神经网络中的“稀疏性”进行硬件加速，能够跳过无效计算，大幅提升效率。这表明寒武纪已经进入精细化、场景化优化的深水，思考如何充分发挥硬件的每一分性能。

3

转型生态构建

软硬件一体化的产品矩阵

2017年，寒武纪公司正式成立后的第一年，迎来关键商业突破；其处理器Cambricon-1A被集成于华为麒麟970芯片中，成为全球首款搭载独立AI单元的手机SoC，这次合作不仅让寒武纪一举成名，也直接开启了手机端侧AI的浪潮。然而，随着2019年华为出于自研战略考量、推出了自家的“达芬奇架构”NPU后，寒武纪失去了当时最重要的客户之一。

这次“分手”却也成为了其彻底转型的催化剂；自此之后，公司倾尽全力加速自有品牌“思元”（MLU）云端芯片的迭代和推广，以更低的功耗和更高的性能从NVIDIA手中拿下一部分市场。并大力投入NeuWare全栈软件平台的建设，兼容支持TensorFlow、PyTorch等主流框架，以此吸引更广泛的客户群体，构建一个独立的、能与NVIDIA CUDA竞争的开发者生态。

NO.7

Cambricon-F: machine learning computers with fractal von Neumann architecture

典型的分形冯·诺依曼架构：第0级（顶层节点）...第i级节点及其在第i+1级的子节点...第N级（叶节点）

Cambricon-F节点中的流水线划分

作者：Yongwei Zhao, Zidong Du, Qi Guo, Shaoli Liu, Ling Li, Zhiwei Xu, Tianshi Chen, Yunji Chen

发表日期：2019

原文链接：https://dl.acm.org/doi/pdf/10.1145/3307650.3322226

摘要：机器学习技术已成为新兴商业应用中无处不在的工具，许多不同规模的专用机器学习计算机已被部署在嵌入式设备、服务器和数据中心中。目前，大多数机器学习计算机架构仍然侧重于优化性能和能效，而非编程生产力。然而，随着硅技术的快速发展，编程生产力（包括编程本身和软件栈开发）已成为阻碍机器学习计算机应用的关键因素，而非性能和能效。

在本文中，我们提出了Cambricon-F，这是一系列具有相同指令集架构（ISA）的同构、顺序、多层、层相似的机器学习计算机。Cambricon-F机器采用分形冯·诺依曼架构，以迭代管理其组件：它具有冯·诺依曼架构，其处理组件（子节点）仍然是具有冯·诺依曼架构和相同ISA的Cambricon-F机器。由于不同规模的Cambricon-F实例可以在其共同的ISA上共享相同软件栈，因此Cambricon-F可以显著提高编程生产力。此外，我们解决了Cambricon-F架构设计中的四大挑战，使Cambricon-F能够实现高效率。我们实现了两个不同规模的Cambricon-F实例，即Cambricon-F100和Cambricon-F1。与基于GPU的机器（DGX-1和1080Ti）相比，Cambricon-F实例在性能上分别提升了2.82倍和5.14倍，效率平均提升了8.37倍和11.39倍，面积成本分别减少了74.5%和93.8%。

研究意义：提出了一种全新的、专为AI计算设计的“分形冯诺依曼架构”。Cambricon-F的设计就像一个俄罗斯套娃：它将一小块计算单元和一小块本地存储紧密耦合，组成一个基本的“神经元处理单元”（NPU）。然后，多个这样的小单元又可以组成一个更大的计算簇，这个簇又有自己稍大一些的共享存储。

NO.8

Cambricon-Q: A Hybrid Architecture for Efficient Training

Cambricon-Q架构概述

Camricon-Q上处理量化的前向和后向传递

作者：Y Zhao, C Liu, Z Du, Q Guo, X Hu, Y Zhuang, Z Zhang, X Song, W Li

发表日期：2021

原文链接：https://dl.acm.org/doi/pdf/10.1145/3307650.3322226

摘要：深度神经网络（DNN）训练以其耗时著称，而量化技术有望通过减少带宽/存储需求和计算成本来提升训练效率。然而，当前最先进的量化算法虽能在几乎不损失训练精度的情况下运行，但它们需要基于大量数据（如神经元和权重）进行实时统计量化以及高精度权重更新，这些要求使得它们难以在现有的DNN加速器上有效部署。为解决这一问题，我们提出了首个针对高效量化训练且几乎不损失精度的定制架构，命名为Cambricon-Q。Cambricon-Q采用混合架构，由ASIC加速核和近数据处理（NDP）引擎组成。加速核主要致力于通过专门的计算单元提升基于统计的量化效率，这些单元负责统计分析（如确定最大值）和数据重组，而NDP引擎则避免了将高精度权重从片外内存传输至加速核。实验结果显示，在评估的基准测试中，与GPU和TPU相比，Cambricon-Q在DNN训练的能效上分别提升了6.41倍和1.62倍，性能上分别提升了4.20倍和1.70倍，且与全精度训练相比，精度仅下降了不超过0.4%。

研究意义：Cambricon-Q的研究意义，是为先进AI算法和底层硬件之间架起了一座桥梁。它通过一套精心设计的“ASIC+近数据处理”混合架构，为当时“听起来很美但跑不起来”的高精度量化训练算法扫清了硬件障碍；是“软硬件协同设计”思想的一次完美实践。

NO.9

Cambricon-C: Efficient 4-Bit Matrix Unit via Primitivization

Cambricon-C ACC的总体架构

六种不同的PE设计，分别称为MAC、8256、R225、832、R29和B15。为了简化，读出电路和脉动寄存器被省略

作者：Yi Chen ; Yongwei Zhao; Yifan Hao; Yuanbo Wen; Yuntao Dai; Xiaqing Li

发表日期：2024

原文链接：https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=10764444&tag=1

摘要：深度学习趋势倾向于使用低精度数值格式来应对日益增长的模型规模。例如，大型语言模型LLaMA2已广泛部署在4位精度下。随着模型规模的增大和低精度导致的唯一值减少，矩阵乘法中重复运算的比例不断增加。尽管先前的研究已讨论过这种值冗余，但尚未得到充分利用，且利用值冗余的成本往往抵消了任何优势。本文提出将矩阵乘法原始化，即将其分解为1元后继函数（即计数）以合并重复运算。我们重新审视了各种技术，提出了Cambricon-C SA，一种4位原始矩阵乘法单元，其能效比传统脉动阵列提高一倍。实验结果表明，与基于MAC的脉动阵列相比，Cambricon-C SA可实现1.95倍的能效提升。

研究意义：在AI算力需求爆炸式增长的今天，功耗和能效已经成为制约数据中心发展的生命线。Cambricon-C的研究意义在于，它为超低精度LLM时代提出了一种颠覆性的、从“乘法”降维到“计数”的全新计算范式，并用接近翻倍的能效提升证明了其巨大价值。

NO.10

Cambricon-SR: An Accelerator for Neural Scene Representation with Sparse Encoding Table

Cambricon-SR的整体架构

稀疏表（ST）在稀疏表数组（STA）节点中的访问（左）和更新（右）示例

作者：T Liu, X Song, Z Yue, R Wen, X Hu, Z Song, Y Wen, Y Hao, W Li, Z Du, R Zhang

发表日期：2025

原文链接：https://dl.acm.org/doi/pdf/10.1145/3695053.3731018

摘要：神经场景表征 (NSR) 是一种极具潜力的真实场景表征技术。通过学习数十张从不同视角拍摄的二维照片，NSR 可以计算真实场景的三维表征。然而，NSR 在 GPU 上运行的性能不足以满足实际应用的需求。Cambricon-R 实现了每秒处理超过 60 个场景的高性能，但却以牺牲建模质量为代价。 本文提出了 Cambricon-SR，一种算法与硬件协同设计的加速器，用于提高 NSR 的性能和质量。首先，我们提出了一种带有稀疏编码表的新型 NSR 算法，该算法在几乎不影响精度的情况下，实现了编码表 80% 以上的稀疏度。其次，为了有效消除对修剪条目的无效内存访问请求，我们提出了基于顺序 SRAM 访问的稀疏索引单元，以解决对稀疏结构位图的不规则内存访问的挑战。它使编码阶段的吞吐量提高了 7.54 倍，但额外增加了 8.59% 的面积开销。第三，我们为 MLP 单元提出了动态共享缓冲区，将缓冲区使用率降低了 85.3%，从而可以增加 MLP 单元的数量。 针对8个典型场景进行实验评估，结果表明，与A100 GPU和Cambricon-R相比，Cambricon-SR在NSR每次训练迭代中分别实现了1259倍和4.12倍的加速比，并降低了1139倍和2.98倍的能耗。

研究意义：从早期的《Cambricon-X》开始，寒武纪就展现了在处理稀疏神经网络上的能力。《Cambricon-SR》则表明，这种能力不是一次性的，而是已经内化为公司的核心技术基因，可以根据不同的应用场景（从传统的CNN到新兴的NSR），进行演进和适配，并持续产生颠覆性的效果。这种“先改造算法，再改造硬件”的深度协同，最终才换来了千倍级别的性能提升。这证明了最强大的AI芯片，并非单纯堆砌算力，而是来自于对应用算法的深刻理解和彻底的、全栈式的优化。

当“寒武纪大爆发”的赞誉言犹在耳，之后的道路却并非坦途，摆在寒武纪面前的挑战现实而严峻。放眼全球，寒武纪需要直面NVIDIA凭借顶级制程工艺与CUDA生态构筑的铁壁，并回答一个根本性的问题：是甘于做亦步亦趋的“平替”，还是勇于另辟蹊径、换道超车？ 国内，面对华为昇腾全栈式解决方案的主导地位，能否迎头赶上？

尽管如此，挑战与机遇永远并存。国内AI化进程对自主AI算力空前高涨的需求，以及开源大语言模型的时代浪潮，为所有芯片公司都提供了坚实的基本盘和宝贵的发展窗口。未来，寒武纪能否将这份以学术起家的底蕴，真正转化为一个开发者云集、枝繁叶茂的商业生态，并在这场人工智能长跑中不断超越前者，将是时代赋予它的考验。

十年很长，长到足以让十篇论文进化成一家AI芯片的行业巨头；十年也很短，对于一家立志构建完整生态、挑战科技巨头的企业来说，一切才刚刚开始。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4203期内容，欢迎关注。

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