量子纠错低于表面码阈值

Quantum error correction below the surface code threshold

https://www.nature.com/articles/s41586-024-08449-y

量子纠错低于表面码阈值

量子纠错1–4 通过将多个物理量子比特组合成一个逻辑量子比特，为实现实用化量子计算提供了路径，其中逻辑错误率随着增加的量子比特数量呈指数级抑制。然而，这种指数级抑制只有在物理错误率低于某个临界阈值时才会发生。本文中，我们在最新一代超导处理器“威洛”（Willow）上实现了两个低于阈值的表面码存储器：一个距离为7的码，以及一个集成了实时解码器的距离为5的码。当我们把编码距离增加2时，较大规模量子存储器的逻辑错误率被抑制了 Λ = 2.14 ± 0.02 倍，最终实现了一个包含101个量子比特、距离为7的编码，其每个纠错周期的错误率为 0.143% ± 0.003%。该逻辑存储器的表现已超越“盈亏平衡点”（breakeven），其寿命超过了其最佳物理量子比特寿命的2.4 ± 0.3倍。我们的系统在实时解码的情况下仍能保持低于阈值的性能，在距离为5时，平均解码延迟为63微秒，持续运行超过一百万个周期，每个周期时间为1.1微秒。我们还运行了距离高达29的重复码，发现逻辑性能受限于罕见的关联错误事件，这类事件大约每小时或每3×10⁹个周期发生一次。我们的结果表明，该设备的性能若能进一步扩展，将有望满足大规模容错量子算法的运行需求。

尽管实现低于阈值的物理错误率本身已是一项艰巨的挑战，容错量子计算还提出了超出单纯性能表现的其他要求。这些要求包括：量子算法运行所需的长达数小时的系统稳定性，以及主动消除诸如“泄露”（leakage）等关联性错误源的能力。此外，容错量子计算对经典协处理器也提出了要求——量子设备产生的纠错综合征（syndrome）信息必须以与生成速度相当的速度进行解码。超导量子比特的运行时间极快，通常在几十到几百纳秒之间，这在速度上具有优势，但也对错误解码的速度和准确性带来了巨大挑战。

在本研究中，我们在两台“威洛”（Willow）处理器上实现了低于阈值运行的表面码。我们使用一台72量子比特的处理器，实现了集成实时解码器的距离为5的表面码。随后，利用一台性能相似的105量子比特处理器，我们实现了距离为7的表面码。这些处理器分别在距离5和距离7时均实现了误差抑制因子 Λ > 2。我们的距离5和距离7量子存储器均超越了“盈亏平衡点”（breakeven），其中距离7的存储器保存量子信息的时间超过了其内部最佳物理量子比特寿命的两倍以上。为了识别可能存在的逻辑错误下限，我们还在72量子比特处理器上实现了高距离的重复码，其错误率主要由大约每小时发生一次的关联性错误事件主导。这些错误的来源目前尚未明确，但在重复码中形成了当前约为10⁻¹⁰的错误下限。最后，我们证明了即使在实时解码的情况下，仍可在72量子比特处理器上维持低于阈值的运行状态，满足了处理器1.1微秒纠错周期所要求的严格时序限制。

低于阈值的表面码存储器

我们首先介绍来自105量子比特“威洛”（Willow）处理器的结果，如图1a所示。该处理器采用方形网格排列的超导transmon量子比特²⁴，相比我们之前报告的Sycamore处理器¹⁷,²⁵，其操作保真度有所提升。这些量子比特的平均相干时间T₁为68微秒，T₂,CPMG为89微秒，我们认为这是得益于改进的制造工艺、参与比工程设计以及电路参数优化所致（补充信息）。相干时间的提升有助于提高所有操作的保真度，这些操作性能如图1b所示。

我们在解码方面也进行了多项改进，使用了两种高精度的离线解码器。一种是神经网络解码器²⁶，另一种是由多个相关最小权重完美匹配解码器组成的协调集成系统²⁷，并结合了匹配合成技术²⁹。这些解码器运行在不同的经典硬件平台上，为实现更高精度的实时解码提供了两条潜在路径。为了适应设备噪声，我们使用处理器实际数据对神经网络进行微调²⁶，并通过强化学习优化匹配图的权重³⁰。

我们运行了一个距离为7的表面码存储器，包含49个数据量子比特、48个测量量子比特和4个额外的泄漏清除量子比特¹⁷。简要来说，我们通过将数据量子比特初始化为对应于ZXXZ表面码中XL或ZL基逻辑本征态的乘积态来启动表面码操作³¹。随后，我们重复执行若干轮纠错周期，在每个周期中，测量量子比特从数据量子比特提取奇偶校验信息并发送给解码器。每次提取综合征后，我们执行数据量子比特泄漏清除（DQLR）³²，以确保量子比特跃迁至高能级的泄漏状态能够迅速衰减。最后，我们通过测量各个数据量子比特来读取逻辑量子比特的状态，并检查解码器纠正后的逻辑测量结果是否与初始逻辑态一致。值得注意的是，容错计算并不需要主动修正码态；解码器只需重新解释逻辑测量结果即可¹³。

从表面码数据中，我们可以利用整体错误检测概率³³来表征处理器的物理错误率。该值表示重量为4的稳定子测量结果与其理想无噪声比较结果不一致的比例，从而检测到错误的发生。对于距离d = (3, 5, 7)的表面码，其检测概率分别为pdet = (7.7%, 8.5%, 8.7%)。我们归因于随着码尺寸增大，检测概率上升的现象是有限尺寸效应（补充信息）以及量子比特之间的寄生耦合所致。我们预计这两个效应在更大规模的处理器上会趋于饱和³⁴。

我们通过拟合最多250个纠错周期内的每周期逻辑错误率εd（在XL和ZL基上取平均），来评估表面码的逻辑性能。我们对九个不同的距离为3的子网格和四个不同的距离为5的子网格的性能进行平均，以便与距离为7的码进行比较。最终，我们通过线性回归ln[εd]与d的关系来计算误差抑制因子Λ。使用神经网络解码器时，我们观测到Λ = 2.14 ± 0.02，且ε₇ = (1.43 ± 0.03) × 10⁻³（图1c,d）。使用集成匹配合成解码器时，我们得到Λ = 2.04 ± 0.02，ε₇ = (1.71 ± 0.03) × 10⁻³。

此外，我们基于图1b中测得的各组件错误率构建噪声模型，并进一步纳入泄漏和量子比特间杂散相互作用的影响¹⁷（补充信息），对更高距离的逻辑量子比特进行了模拟。这些模拟结果与实验数据一同展示在图1d的插图中，均使用集成匹配合成解码器处理。我们观察到模拟结果与实验数据具有良好的一致性，并显示出明确的错误抑制效果，证实了表面码确实处于低于阈值的运行状态。

迄今为止，我们重点关注了误差抑制因子Λ，因为低于阈值的性能保证了：当逻辑量子比特足够大时，其寿命和操作保真度可以超越单个物理量子比特的水平。事实上，我们的距离为7的逻辑量子比特寿命已超过其组成物理量子比特的两倍。尽管由于物理量子比特与逻辑量子比特的噪声过程不同，二者直接比较存在复杂性，但我们仍绘制了逻辑错误率与物理量子比特平均错误率（在X和Z基初态下取平均）的直接对比图（图1c）。为了量化量子比特本身的寿命，我们采用文献中提出的方法¹⁶，对纯态进行均匀平均（补充信息）。距离为7的逻辑量子比特寿命为291 ± 6微秒，超过了所有构成物理量子比特的寿命（中位数：85 ± 7微秒；最佳：119 ± 13微秒）的2.4 ± 0.3倍。我们的逻辑存储器突破了盈亏平衡点，将此前使用玻色子编码¹⁶,³⁵,³⁶取得的结果拓展到了多量子比特编码体系，标志着向实现逻辑操作盈亏平衡迈出了关键一步。

逻辑错误敏感性

在具备低于阈值的逻辑量子比特后，我们现在可以探索在这一新范式下，逻辑错误对各种错误机制的敏感性。我们首先测试逻辑错误如何随物理错误率和编码距离变化。如图2a所示，我们在数据量子比特和测量量子比特上注入不同强度的相干错误，并从每次注入实验中提取两个量：第一，使用检测概率作为总物理错误率的代理指标；第二，通过在10个纠错周期后测量逻辑错误概率，并使用相关匹配解码器²⁸进行解码，从而推断出每周期的逻辑错误率。

在图2b中，我们绘制了距离为3、5和7的码的每周期逻辑错误率与检测概率的关系曲线。我们发现这三条曲线在约20%的检测概率处相交，大致与先前研究中探讨的交叉区域一致¹⁷。插图进一步表明，检测概率是1/Λ的良好代理（参见文献33及补充信息）。当在交叉点以下拟合幂律关系时，我们观察到其值约为公式(1)预测的理想值(d+1)/2的80%。我们推测这种偏差可能源于器件中存在的额外关联性错误。尽管如此，更高距离的码表现出更快的逻辑错误下降速率，在量子处理器上原位实现了典型的阈值行为。

为了量化关联性错误与更典型的门错误的影响，我们构建了一个错误预算模型。采用先前描述的方法¹⁷,³⁷，我们估计了不同组件错误对1/Λ的相对贡献。我们基于对72量子比特处理器的详细建模进行了模拟。该模型包括由门操作和测量引起的局部噪声源，以及两种关联性错误来源：泄漏（leakage），以及相邻量子比特之间由于CZ门产生的寄生相互作用，这些作用可能引发关联的ZZ误差或类似交换的误差（补充信息）。图2c展示了在使用相关匹配解码器的情况下，72量子比特处理器中1/Λ的估计错误预算。将相同的解码器应用于实验数据得到Λ = 1.97 ± 0.02。错误预算高估了Λ达14%（图2c中标注为“过剩”），表明我们已捕捉到处理器中大部分但并非全部的错误效应。泄漏和寄生相互作用约占预算的17%；虽然不是主导因素，但随着错误率降低，它们的重要性预计将上升。此外，模型之外的长程相互作用或高能级泄漏也可能导致错误预算的差异。总体而言，CZ门带来的局部和关联性错误是错误预算中最大的贡献者。因此，持续提升相干性和校准精度对于进一步降低逻辑错误至关重要。

我们主动缓解的一个潜在的额外关联性错误来源是transmon量子比特跃迁至更高激发态的泄漏。在逻辑量子比特运行过程中，我们通过多能级复位技术清除测量量子比特上的泄漏。对于数据量子比特，DQLR（数据量子比特泄漏清除）将泄漏激发态转移至测量量子比特（或额外的泄漏清除量子比特）³²。为了检验对泄漏的敏感性，我们在72量子比特处理器上分别在开启和关闭DQLR的情况下，测量了距离为3和5的码的逻辑错误概率，结果如图2d所示。尽管激活DQLR对距离为3的码性能影响不大，但它显著提升了距离为5的码的性能，使Λ增加了35%。相比之下，检测概率仅下降了12%（补充信息），这表明只有当错误不相关时，检测概率才适合作为逻辑错误抑制程度的良好代理。总体来看，我们发现解决泄漏问题是使用transmon量子比特实现表面码运行的关键¹⁵,³²,³。

最后，我们测试了系统对漂移的敏感性。使用我们的72量子比特处理器，我们在15小时内对一个距离为5的码和四个距离为3的码进行了16次逻辑性能测量，结果如图2e所示。在重复运行之前，我们采用了一种频率优化策略，该策略可预测双能级系统（TLS）的缺陷频率。这有助于在初始校准阶段以及整个实验过程中避免量子比特与TLS发生耦合。每进行四次实验运行后，我们会重新校准处理器，以应对可能存在的量子比特频率和读出信号漂移。当使用神经网络解码器时，我们观测到平均误差抑制因子 Λ = 2.18 ± 0.07（标准差），最佳值为 Λ = 2.31 ± 0.02（补充信息）。尽管最差表现的某个距离为3的象限似乎因一个瞬态TLS移动速度超过我们的预测而出现波动，但这种波动在距离为5的码中被明显抑制，表明更大距离的码对组件级别的波动具有更强的鲁棒性。此外，经过漂移重新校准后的实验所测得的逻辑错误率，并未显著低于校准前的数值，说明我们的逻辑量子比特能够抵抗当前存在的量子比特频率和读出信号漂移水平。这些结果表明，超导量子处理器能够在长达数小时的时间尺度上保持稳定，满足大规模容错算法所需的运行时间要求²¹。

处于超低错误率区域的重复码存储器

尽管我们已经实现了低于阈值的表面码，但当前的逻辑错误率与实用化量子计算的需求之间仍存在多个数量级的差距。在之前运行重复码的工作中，我们发现大约每10秒会发生一次高能冲击事件，引发大规模的关联性错误爆发，导致逻辑错误率出现约10⁻⁶的下限（参考文献17）。这类错误将阻碍未来运行纠错算法的能力，促使我们重新评估在新一代设备上运行重复码的表现。

使用我们的72量子比特处理器，我们执行了2×10⁷次距离为29的重复码实验，每次包含1000个纠错周期，实验次数在比特翻转码和相位翻转码之间平均分配。总共执行了2×10¹⁰个纠错周期，相当于处理器连续运行5.5小时。根据在1000个周期后的逻辑错误概率pL，我们推断每周期的逻辑错误率为：

为了评估每周期逻辑错误率随编码距离d的变化关系，我们参考文献37的方法，从距离为29的数据中进行子采样，提取出较低距离的重复码结果。在对比特翻转和相位翻转重复码取平均后，我们发现当拟合距离d在5到11之间的每周期逻辑错误率时，误差抑制因子Λ = 8.4 ± 0.1（图3a）。值得注意的是，72量子比特处理器上的每周期错误率已远低于10⁻⁶，突破了此前观察到的错误下限。我们将高能冲击事件的缓解归因于采用能隙工程设计的约瑟夫森结（gap-engineered Josephson junctions）³⁹。然而，当编码距离达到d ≥ 15时，我们观察到在高距离下偏离了指数级错误抑制的趋势，最终呈现出约10⁻¹⁰的明显逻辑错误下限。尽管在距离29时我们未观测到任何逻辑错误，但这可能是由于在少数最具破坏性的错误爆发中，解码器恰好随机地给出了正确结果。虽然这样的每周期逻辑错误率可能满足某些容错应用的需求¹¹，但仍比预期高出多个数量级，无法支持更大规模的容错电路¹²,²¹。

当我们分析这些高距离逻辑失败的检测模式时，观察到两种不同的失效模式（见补充信息）。第一种失效模式表现为一个或两个探测器的检测概率突然增加超过3倍，并在数十到数百个周期后恢复至初始水平（见补充信息）。这类破坏性较小的失效可能由瞬态双能级系统（TLS）出现在量子比特工作频率附近引起，或由耦合器激发所致，但可能通过类似文献38、40中的方法加以缓解。第二种更为严重的灾难性失效模式表现为多个探测器同时出现显著的检测概率尖峰，图3b展示了一个示例。值得注意的是，这些各向异性的错误爆发在空间上局部集中于大约30个量子比特的邻域内（图3b插图）。在整个2×10¹⁰个纠错周期中，我们的处理器共经历了六次此类大规模错误爆发，这些事件导致了高距离下的逻辑失败。这些爆发事件（如图3b所示）与此前观察到的高能冲击事件¹⁷不同：它们大约每小时发生一次，而非每几秒一次；其衰减时间常数约为400微秒，而非几十毫秒。目前我们尚不清楚这些事件的根源，但消除它们对于构建容错量子计算机至关重要。这些结果再次证明，长距离重复码是发现量子处理器在逻辑噪声底限下新型错误机制的关键工具。然而，表面码比重复码规模更大，对更多类型的错误更敏感，因此这些事件可能对表面码性能产生不同的影响。

此外，尽管我们已在低距离下验证了公式(1)中的标度律，重复码使我们能够扩展到更高的距离并探测更低的逻辑错误率。采用与表面码实验类似的相干错误注入方法，我们在图3c和3d中展示了逻辑错误率随物理错误率和编码距离的变化关系，观察到其与O(p⁽ᵈ⁺¹⁾/²)的错误抑制行为高度一致。例如，将检测概率降低一半，在距离15时逻辑错误率会降低约250倍，这与预期的O(p⁸)标度律相符。这表明，只要我们能在表面码中实现类似的错误抑制效果，未来有望实现大规模容错量子计算机。

展望

在本研究中，我们在新型“威洛”（Willow）架构上成功实现了低于阈值的表面码存储器。每当编码距离增加2，每周期的逻辑错误率就会降低一半以上，最终实现距离为7的逻辑量子比特寿命超过其内部最佳物理量子比特寿命的两倍以上。这种随编码距离增长而呈指数级抑制逻辑错误的特征，构成了未来运行大规模容错量子算法的基础。

我们的纠错处理器还展示了通向容错量子计算的其他关键进展。我们实现了持续数小时以上的可重复性能，并运行了多达10⁶个纠错周期的实验而未见性能退化，这两点对于未来的大规模容错算法都至关重要。此外，我们构建了一套实时解码系统，其精度相比离线解码器仅有轻微下降。

尽管如此，前方仍面临诸多挑战。虽然从理论上讲，通过扩大当前处理器规模可能实现更低的逻辑错误率，但在实践中将消耗大量资源。根据图1d所示的外推预测，若要实现10⁻⁶的逻辑错误率，需要使用1,457个物理量子比特来构建距离为27的逻辑量子比特。随着规模扩大，实时解码也将面临更大挑战，因为每个周期的综合征测量数量会随编码距离的平方增长。我们的重复码实验还揭示了一种由关联性错误爆发引起的噪声下限，其错误率约为10⁻¹⁰。识别并消除这一错误机制，对于运行更大规模的量子算法至关重要。

然而，量子纠错也为我们提供了通过提升处理器性能来指数级降低逻辑错误的强大杠杆。例如，若能将物理错误率降低一半，距离为27的逻辑量子比特性能将提升四个数量级，足以达到适用于实际量子算法的错误率水平¹¹,¹²。我们进一步预期，随着量子纠错协议⁴⁷⁻⁵³ 和解码技术⁵⁴⁻⁵⁶ 的不断进步，这些资源开销将逐步减少。

量子纠错的最终目标是实现大规模量子算法。尽管本研究聚焦于构建稳健的量子存储器，但在逻辑计算方面仍将面临新的挑战⁵⁷,⁵⁸。在经典系统方面，我们必须确保包括校准协议、实时解码器和逻辑编译器在内的软件组件，能够扩展到支持多个表面码操作所需的规模和复杂度⁵⁹。如今，我们已通过低于阈值的表面码证明了处理器在原理上具备可扩展性，接下来的关键是将其真正实现在实践中。

原文链接： https://www.nature.com/articles/s41586-024-08449-y